JPH0469895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0469895A JPH0469895A JP2184514A JP18451490A JPH0469895A JP H0469895 A JPH0469895 A JP H0469895A JP 2184514 A JP2184514 A JP 2184514A JP 18451490 A JP18451490 A JP 18451490A JP H0469895 A JPH0469895 A JP H0469895A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pull
- bit line
- potential
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明ａ−ｉｔき込きドライバのディスチャージ能力
をｂ］変とすることにより、ビット線の°°Ｌ°゛レベ
ルの設定１１位を変化させる半導体記憶装置に関するも
のである。
をｂ］変とすることにより、ビット線の°°Ｌ°゛レベ
ルの設定１１位を変化させる半導体記憶装置に関するも
のである。
第２図に従来のスタテイク型半導体記憶装置のｉＦＡ込
みドライバとメモリセルの回路図を示す。
みドライバとメモリセルの回路図を示す。
メモリセルにデータを４き込む場合、ＷＩＪ２図中のア
クセスゲートＱ１１．Ｑ１２ ｆｔ導通状態にし、プル
アップトランジスタＱ１５．Ｑ１７およびプルダウント
ランジスタＱ］６ 、Ｑ１８で構成される書き込みドラ
イバにより、ビット線のいずれか一方を強制的に°°Ｌ
゛。
クセスゲートＱ１１．Ｑ１２ ｆｔ導通状態にし、プル
アップトランジスタＱ１５．Ｑ１７およびプルダウント
ランジスタＱ］６ 、Ｑ１８で構成される書き込みドラ
イバにより、ビット線のいずれか一方を強制的に°°Ｌ
゛。
レベルに立ち下げる。これにより、メモリセル内の記憶
ノードＮ］１．Ｎ１２に框、曹き込みデータに応じた電
位が設定される。
ノードＮ］１．Ｎ１２に框、曹き込みデータに応じた電
位が設定される。
い１、メモリセルの初期状態がノードＮｉｌ −”Ｈ”
。
。
／ −）’ Ｎ１２−”Ｌ”であるとして、この状態か
らのデータの一＊Ｓ換えを考える。トランジスタＱ１５
．Ｑ１６から成る４Ｆ′き込みドライバを用いて、アク
セスゲートＱｌｌに直結されるビット＃Ｔｈ”Ｌ”レベ
ルにプルダウンし、ノードＮｌｌの電位を強制的に°°
Ｌ１ルベルへ低下させる。この時アクセスゲートトラン
ジスタＱ１２に連結されたビット線に高電位にチャ−ジ
されているため、ノードＮｉｌの電位に低下し、メモリ
セル内のドライバトランジスタＱ１３が非導通となる。
らのデータの一＊Ｓ換えを考える。トランジスタＱ１５
．Ｑ１６から成る４Ｆ′き込みドライバを用いて、アク
セスゲートＱｌｌに直結されるビット＃Ｔｈ”Ｌ”レベ
ルにプルダウンし、ノードＮｌｌの電位を強制的に°°
Ｌ１ルベルへ低下させる。この時アクセスゲートトラン
ジスタＱ１２に連結されたビット線に高電位にチャ−ジ
されているため、ノードＮｉｌの電位に低下し、メモリ
セル内のドライバトランジスタＱ１３が非導通となる。
そして、ノードＮ］２の電位に“Ｈ“°へ上昇して行き
、データの反転すなわち書き込みが終了する。この後、
アクセストランジスタＱｌ １．Ｑ１２を非導通とする
と、新しいセル状態が安定状態として維持される。
、データの反転すなわち書き込みが終了する。この後、
アクセストランジスタＱｌ １．Ｑ１２を非導通とする
と、新しいセル状態が安定状態として維持される。
第３図は以上に述べた書き込み動作の入出力伝達特性の
曲線図を示す。この図において、曲ｍＡにトランジスタ
Ｑ１ｉ、Ｑ］３で構成されるインバーターの伝達特性で
、曲線Ｂｉｄ）ランジスタＱ１２ 、Ｑ１４で構成され
るインバーターの伝達特性である。曲線Ａ、Ｂの交点Ｒ
Ｈ＃Ｓ込み時のメモリセルの安定点を示すものであるが
、正常な１ｉｌＦき込みを行う場合には、この交点は唯
−点でなければならない。
曲線図を示す。この図において、曲ｍＡにトランジスタ
Ｑ１ｉ、Ｑ］３で構成されるインバーターの伝達特性で
、曲線Ｂｉｄ）ランジスタＱ１２ 、Ｑ１４で構成され
るインバーターの伝達特性である。曲線Ａ、Ｂの交点Ｒ
Ｈ＃Ｓ込み時のメモリセルの安定点を示すものであるが
、正常な１ｉｌＦき込みを行う場合には、この交点は唯
−点でなければならない。
また、曲線＾、Ｂ間の最小内接円の直径Ｄｉ（安定な誉
き込み動作のマージンを示すものであり、Ｄの値が大で
ある程マージンに大きくなる。図中の曲線Ａ’ ｌｄ
”Ｈ″側のビット線しベル？固定り、 °゛Ｌ°。
き込み動作のマージンを示すものであり、Ｄの値が大で
ある程マージンに大きくなる。図中の曲線Ａ’ ｌｄ
”Ｈ″側のビット線しベル？固定り、 °゛Ｌ°。
側のビット線レベルを多少高めに設定した時の伝達特性
である。この時曲線Ａ′ニ曲線＾のときよりも曲線Ｂに
接近し、最小内接円の直径（Ｄ′）が小さくなっている
（ＤｒくＤ）。即ちこれに書き込み動作のマージンがビ
ット線レベルに依存することを示しており、”“Ｌ”°
側のビット線レベルが高いと安定な書き込み動作が得ら
れないことを示している。
である。この時曲線Ａ′ニ曲線＾のときよりも曲線Ｂに
接近し、最小内接円の直径（Ｄ′）が小さくなっている
（ＤｒくＤ）。即ちこれに書き込み動作のマージンがビ
ット線レベルに依存することを示しており、”“Ｌ”°
側のビット線レベルが高いと安定な書き込み動作が得ら
れないことを示している。
そこで従来のものでは第２図に示す吾き込みドライバを
用いて、“’Ｌ″側のビット線電位をでをるたけ低くプ
ルダウンできるよう設計されていた。
用いて、“’Ｌ″側のビット線電位をでをるたけ低くプ
ルダウンできるよう設計されていた。
従来の半導体記憶装置の書き込みドライバに以上のよう
に、書き込み動作ができるたけ安定なものとなるように
設定されていた。しかし、そのためにに°“Ｌ Ｉ＋側
ビット？ｆｉＡ［位をできるだけ低く設定する必要があ
り、ディスチャージおよびチャージアップに時間を要す
る結果を招く。設定は最終的にａこのような半導体記憶
装置の希望動作速度との兼ね合いで決定されることにな
るが、この時、半導体記憶装置のテストなど特に実使用
時はど安定性を必要としない場合の考慮になされていな
い。
に、書き込み動作ができるたけ安定なものとなるように
設定されていた。しかし、そのためにに°“Ｌ Ｉ＋側
ビット？ｆｉＡ［位をできるだけ低く設定する必要があ
り、ディスチャージおよびチャージアップに時間を要す
る結果を招く。設定は最終的にａこのような半導体記憶
装置の希望動作速度との兼ね合いで決定されることにな
るが、この時、半導体記憶装置のテストなど特に実使用
時はど安定性を必要としない場合の考慮になされていな
い。
特に、半導体記憶装置が大容菫になるにつれてテス）％
間が膨大なものとなっており、テスト時のみ高速なメモ
リ動作が得られるようにしなければならないという問題
点があった。
間が膨大なものとなっており、テスト時のみ高速なメモ
リ動作が得られるようにしなければならないという問題
点があった。
この発明に上記のような問題点を解消するためになされ
たもので、通常の使用時に充分安定な書き込み動作が得
られるようにするとともに、テスト時などで框誉き込み
がＴｌ１１能な範囲で安定性を確保して高速なメモリー
動作ができるように制御できる半導体記憶装置を得るこ
とを目的とする。
たもので、通常の使用時に充分安定な書き込み動作が得
られるようにするとともに、テスト時などで框誉き込み
がＴｌ１１能な範囲で安定性を確保して高速なメモリー
動作ができるように制御できる半導体記憶装置を得るこ
とを目的とする。
この発明に係る半導体記憶装置に、Ｗ−き込みドライバ
のプルダウン回路を入力データの他に新たに導入した外
部信号でも制御で青るようにし、通常のＸ４き込み動作
の°′Ｌ°゛薔き込みの際に、ビット線電位の引き抜き
が大＾くなるようプルダウン回路を制御して、充分安定
な曹青込み動作が得られるようにするとともに、プルダ
ウン回路のディスチャージ能力を下げビット線電位のＩ
ＩＬＩ＋レベルを高めに設定して高速メモリー動作が得
られるようにしたものである。
のプルダウン回路を入力データの他に新たに導入した外
部信号でも制御で青るようにし、通常のＸ４き込み動作
の°′Ｌ°゛薔き込みの際に、ビット線電位の引き抜き
が大＾くなるようプルダウン回路を制御して、充分安定
な曹青込み動作が得られるようにするとともに、プルダ
ウン回路のディスチャージ能力を下げビット線電位のＩ
ＩＬＩ＋レベルを高めに設定して高速メモリー動作が得
られるようにしたものである。
この発明における半導体記憶装置に、外部からの信号に
より薔き込みドライバのプルタウントランジスタを制御
し、半導体記憶装置のテスト等でにプルダウンによるデ
ィスチャージ能力を小さくし、通常のメモリ創作時ＶＣ
ハデイスチャージ能力を大きくする。
より薔き込みドライバのプルタウントランジスタを制御
し、半導体記憶装置のテスト等でにプルダウンによるデ
ィスチャージ能力を小さくし、通常のメモリ創作時ＶＣ
ハデイスチャージ能力を大きくする。
以下、この発明の一実施例を図について説明する。第１
図にこの発明の一実施例である書き込みドライバとＳＲ
ＡＭメモリセルの回路図である。図中、曹キ込みドライ
バはトランジスタＱ５．Ｑ６あるいａＱ７ 、Ｑ８で、
前記従来のものの４き込みドライバと同一の回路を構成
している。しかし、これらの曹き込みドライバにプルダ
ウントランジスタＱ６．Ｑ８と並列接続してプルダウン
トランジスタＱ９．Ｑ１０が設けられており、書き込み
ドライバによるビット線のディスチャージ能力が可変で
きるようになつている。２本のビット線にそれぞれ接続
する書き込みドライバの内、−万のビットｇに接続する
プルアップトランジスタＱ５の入力と他方のビット線に
接続するプルダウントランジスタＱ８の入力に同′ば位
の信号Ｄｉｎが入力され、Ｄｉｎの反転信号扇かプルダ
ウントランジスタＱ６とプルアップトランジスタＱ７に
入力されている。また、トランジスタＱ６に並列接続さ
７″Ｌｆｃ、プルダウントランジスタＱ９の入力には、
トランジスタＱ５が非導通の時に：ｌ−Ｊトランジスタ
Ｑ９も非導通となり、トランジスタＱ５が導通の時Ｋｉ
ｌトランジスタＱ９が４通あるいは非導通全選択で責る
ような信号Ｔが導入されている。一方、トランジスタＱ
７に並列接続されたプルダウントランジスタＱＩＯの入
力ににトランジスタＱ７とＱＩＯの関係が前述したトラ
ンジスタＱ５とＱ９の関係と同一になるような信号で且
つトランジスタＱ９に導入した信号Ｔの反転あるいに同
相の信号Ｕが導入されている。これらの関係を満たすよ
うに信号ＴおよびＪＪヲ発生するために、図示の如＜
Ｄｉｎおよび鮪。と新たに外部力）ら導入した制御信号
Ｃの論理和をとる回路１が設けられている。勿論、この
信号ＴおよびＵｉ宅生する方法に他の任意の方法を用い
ることも可能である。
図にこの発明の一実施例である書き込みドライバとＳＲ
ＡＭメモリセルの回路図である。図中、曹キ込みドライ
バはトランジスタＱ５．Ｑ６あるいａＱ７ 、Ｑ８で、
前記従来のものの４き込みドライバと同一の回路を構成
している。しかし、これらの曹き込みドライバにプルダ
ウントランジスタＱ６．Ｑ８と並列接続してプルダウン
トランジスタＱ９．Ｑ１０が設けられており、書き込み
ドライバによるビット線のディスチャージ能力が可変で
きるようになつている。２本のビット線にそれぞれ接続
する書き込みドライバの内、−万のビットｇに接続する
プルアップトランジスタＱ５の入力と他方のビット線に
接続するプルダウントランジスタＱ８の入力に同′ば位
の信号Ｄｉｎが入力され、Ｄｉｎの反転信号扇かプルダ
ウントランジスタＱ６とプルアップトランジスタＱ７に
入力されている。また、トランジスタＱ６に並列接続さ
７″Ｌｆｃ、プルダウントランジスタＱ９の入力には、
トランジスタＱ５が非導通の時に：ｌ−Ｊトランジスタ
Ｑ９も非導通となり、トランジスタＱ５が導通の時Ｋｉ
ｌトランジスタＱ９が４通あるいは非導通全選択で責る
ような信号Ｔが導入されている。一方、トランジスタＱ
７に並列接続されたプルダウントランジスタＱＩＯの入
力ににトランジスタＱ７とＱＩＯの関係が前述したトラ
ンジスタＱ５とＱ９の関係と同一になるような信号で且
つトランジスタＱ９に導入した信号Ｔの反転あるいに同
相の信号Ｕが導入されている。これらの関係を満たすよ
うに信号ＴおよびＪＪヲ発生するために、図示の如＜
Ｄｉｎおよび鮪。と新たに外部力）ら導入した制御信号
Ｃの論理和をとる回路１が設けられている。勿論、この
信号ＴおよびＵｉ宅生する方法に他の任意の方法を用い
ることも可能である。
次に回路の動作について説明する。初期状態においてノ
ードＮ１が１１ Ｈｌ＋、ノードＮ２がＬ ＩＩとして
データの書き換えを行う場合、誉き込みデータＤｉｎを
“Ｌ”’＋Ｄｉｎを°“Ｈ”に設定して書き込みドライ
バに入力する。この時、プルダウントランジスタの制御
信号であるＣを一曜Ｈ＋＋に設定した場合、ＤｉｎとＣ
の論理和７ ＨＩＩＨＩＩ ＋ ＤｊｎとＣの論理和Ｌ
］ ［”Ｌ”となる。以上の信号群Ｄｉｏ、 Ｄｉｏ、
Ｔ、 Ｕの設定によって、ノードＮ１に接続する書き
込みドライノくのプルダウントランジスタＱ６．Ｑ９が
導通状態となり、ノードＮ１の電位はアクセストランジ
スタＱ１トビット線を介してディスチャージされる。ま
た、この時アクセストランジスタ０２ Ｋ連結されたビ
・ント線は島電位にチャージされたままであるため、ト
ランジスタＱ２が導通状態となるとノードＮ２の電位が
上昇し、これに伴なってドライノぜトランジスタＱ３は
導通状態となり、ノードＮ１の電位に更に低下する。一
方、ドライバトランジスタＱ６ニノードＮＵの電位低下
とともに非導通となり、ノードＮ２の電位に上昇する。
ードＮ１が１１ Ｈｌ＋、ノードＮ２がＬ ＩＩとして
データの書き換えを行う場合、誉き込みデータＤｉｎを
“Ｌ”’＋Ｄｉｎを°“Ｈ”に設定して書き込みドライ
バに入力する。この時、プルダウントランジスタの制御
信号であるＣを一曜Ｈ＋＋に設定した場合、ＤｉｎとＣ
の論理和７ ＨＩＩＨＩＩ ＋ ＤｊｎとＣの論理和Ｌ
］ ［”Ｌ”となる。以上の信号群Ｄｉｏ、 Ｄｉｏ、
Ｔ、 Ｕの設定によって、ノードＮ１に接続する書き
込みドライノくのプルダウントランジスタＱ６．Ｑ９が
導通状態となり、ノードＮ１の電位はアクセストランジ
スタＱ１トビット線を介してディスチャージされる。ま
た、この時アクセストランジスタ０２ Ｋ連結されたビ
・ント線は島電位にチャージされたままであるため、ト
ランジスタＱ２が導通状態となるとノードＮ２の電位が
上昇し、これに伴なってドライノぜトランジスタＱ３は
導通状態となり、ノードＮ１の電位に更に低下する。一
方、ドライバトランジスタＱ６ニノードＮＵの電位低下
とともに非導通となり、ノードＮ２の電位に上昇する。
この後、アクセストランジスタＱｌ 、Ｑ２ ｋ非導通
とすると、反転したデータが安定状態として維持される
。
とすると、反転したデータが安定状態として維持される
。
以上のデータの省き込みでに俳号Ｃによりフルダウント
ランジスタＱ９に４通状態とし、並列接続されたトラン
ジスタＱ６とともにビット線をディスチャージしている
。上記実施例による書き込みドライバでに、この２つの
トランジスタが同時に４通状態となる時に、充分なビッ
ト線電位の低下を実施することができ、安定なデータ書
き込み動作が得られる。
ランジスタＱ９に４通状態とし、並列接続されたトラン
ジスタＱ６とともにビット線をディスチャージしている
。上記実施例による書き込みドライバでに、この２つの
トランジスタが同時に４通状態となる時に、充分なビッ
ト線電位の低下を実施することができ、安定なデータ書
き込み動作が得られる。
次に、プルダウントランジスタの制御信号Ｃを” Ｌ
”に設定し７を場合のデータの書き込み動作を説明する
。前述と同様にノードＮ１がＩＩＨ″、ノードＮ２が°
Ｌ°゛の初期状態からデータの書き換えを行うとすると
、信号Ｃが°°Ｌ゛°であるため論理信号ＴとＵにとも
にＩＩ ｌ−１１となり、プルダウントランジスタＱ９
は非導通となる。このためノーＶＮＩＫ連結するビット
線のディスチャージはトランジスタＱ６のみで行われる
ことになり、ビット線電位にトランジスタＱ９導通時に
比し高めに設定される。勿論、この時のビット線電位に
ノードＮ１に“Ｌ″のデータｆｔ４Ｆき込むことが可能
なレベルであるが、安定書き込みのマージンは小さくな
る。しかしながら、ビット線・ＩＬ１１レベルの値に常
に高めのものとなるために、ビット線ｋ ＩＩＨＩ＋レ
ベルにチャージアップする１待間に短縮される。
”に設定し７を場合のデータの書き込み動作を説明する
。前述と同様にノードＮ１がＩＩＨ″、ノードＮ２が°
Ｌ°゛の初期状態からデータの書き換えを行うとすると
、信号Ｃが°°Ｌ゛°であるため論理信号ＴとＵにとも
にＩＩ ｌ−１１となり、プルダウントランジスタＱ９
は非導通となる。このためノーＶＮＩＫ連結するビット
線のディスチャージはトランジスタＱ６のみで行われる
ことになり、ビット線電位にトランジスタＱ９導通時に
比し高めに設定される。勿論、この時のビット線電位に
ノードＮ１に“Ｌ″のデータｆｔ４Ｆき込むことが可能
なレベルであるが、安定書き込みのマージンは小さくな
る。しかしながら、ビット線・ＩＬ１１レベルの値に常
に高めのものとなるために、ビット線ｋ ＩＩＨＩ＋レ
ベルにチャージアップする１待間に短縮される。
以上のようにこの発明によれば、書き込みドライバのプ
ルダウントランジスタ制御にエリ、ビット線のディスチ
ャージ能力を可変できるように構成したので、通常のメ
モリー動作の場合には充分安定な誉き込みができると同
時に、メモリーテストなどでは書き込みの安定性を失な
わせて高速なメモリー動作を得ることができるなどの効
果がある０
ルダウントランジスタ制御にエリ、ビット線のディスチ
ャージ能力を可変できるように構成したので、通常のメ
モリー動作の場合には充分安定な誉き込みができると同
時に、メモリーテストなどでは書き込みの安定性を失な
わせて高速なメモリー動作を得ることができるなどの効
果がある０
第１図にこの発明の一実施例である省き込みドライバを
有する半導体記憶装置の回路図、第２図は従来の半導体
記憶装置の誓き込みドライバとメモリセルの回路図、第
３図は第２図に示す回路の！ 動作を示す曲線図である。 図において、１に論理和回路、Ｑｌ 、Ｑ２はアクセス
ゲートトランジスタ、Ｑ３．Ｑ４ｉドライバトランジス
タ、Ｑ５．Ｑ？ｉプルアップトランジスタ、 Ｑ６゜Ｑ
８ 、Ｑ９ 、Ｑ１０にプルダウントランジスタを示す
。
有する半導体記憶装置の回路図、第２図は従来の半導体
記憶装置の誓き込みドライバとメモリセルの回路図、第
３図は第２図に示す回路の！ 動作を示す曲線図である。 図において、１に論理和回路、Ｑｌ 、Ｑ２はアクセス
ゲートトランジスタ、Ｑ３．Ｑ４ｉドライバトランジス
タ、Ｑ５．Ｑ？ｉプルアップトランジスタ、 Ｑ６゜Ｑ
８ 、Ｑ９ 、Ｑ１０にプルダウントランジスタを示す
。
Claims (1)
- 【特許請求の範囲】 ビット線電位をプルダウンする際にディスチャージ能力
を可変としたプルダウン回路を有する書き込みドライバ
と、 前記プルダウン回路を制御するために導入した外部から
の信号と、 この外部からの信号とメモリセルへの書き込み入力デー
タとの論理和をとる論理回路とを備え、メモリセルへの
データ書き込みにおいて、“Ｌ”を書き込む記憶ノード
に連結するビット線の電位を“Ｌ”の書き込みが可能で
ある範囲内で上下させたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184514A JPH0469895A (ja) | 1990-07-10 | 1990-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184514A JPH0469895A (ja) | 1990-07-10 | 1990-07-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469895A true JPH0469895A (ja) | 1992-03-05 |
Family
ID=16154532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184514A Pending JPH0469895A (ja) | 1990-07-10 | 1990-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0469895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216174A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体記憶装置 |
| US8868888B2 (en) | 2007-09-06 | 2014-10-21 | Qualcomm Incorporated | System and method of executing instructions in a multi-stage data processing pipeline |
-
1990
- 1990-07-10 JP JP2184514A patent/JPH0469895A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216174A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体記憶装置 |
| US8868888B2 (en) | 2007-09-06 | 2014-10-21 | Qualcomm Incorporated | System and method of executing instructions in a multi-stage data processing pipeline |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0143624A2 (en) | Dynamic semiconductor memory device having divided memory cell blocks | |
| JPH05290581A (ja) | プレチャージ用出力ドライバ回路 | |
| KR100261962B1 (ko) | 데이타 출력버퍼 | |
| KR102761444B1 (ko) | 파워 게이팅 제어 회로 및 이를 포함하는 반도체 장치 | |
| JPS6069898A (ja) | 半導体記憶装置 | |
| JPS592997B2 (ja) | スタテイツクメモリ | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP3169987B2 (ja) | 入力緩衝回路を含む集積回路 | |
| US5517142A (en) | Output buffer with a reduced transient bouncing phenomenon | |
| US4970693A (en) | Semiconductor memory device with internal control signal based upon output timing | |
| US4467456A (en) | Memory circuit | |
| JP2824405B2 (ja) | 半導体素子のデータ出力バッファ | |
| US5408437A (en) | Static random access memory | |
| EP0271283B1 (en) | Static semiconductor memory device having improved pull-up operation for bit lines | |
| US5708373A (en) | Boost circuit | |
| JPS59181828A (ja) | 半導体素子の出力バツフア回路 | |
| US4939392A (en) | Output circuit for driving a memory device output lead including a three-state inverting buffer and a transfer gate coupled between the buffer input lead and the buffer output lead | |
| US7978547B2 (en) | Data I/O control signal generating circuit in a semiconductor memory apparatus | |
| JPH0312398B2 (ja) | ||
| JPH0460991A (ja) | 半導体スタティックメモリ | |
| JPH07105685A (ja) | 半導体記憶回路 | |
| JPH052888A (ja) | ゲートアレイ用メモリセル回路 | |
| JPS6379292A (ja) | スタテイツク型メモリ | |
| JPH02113493A (ja) | 半導体記憶装置 | |
| US6101134A (en) | Method and circuitry for writing data |