JPH0469982A - 発光素子駆動用半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速光通信における発光素子駆動用半導体装
置に関するものである。

〔従来の技術〕

情報化社会の進展に伴い、高速大容量情報伝達手段とし
ての光通信の重要性は益々大きくなっている。この光通
信において送信側での電気から光へ変換を行う素子とし
て、従来より発光ダイオード（ＬＥＤ）や半導体レーザ
（ＬＤ）が広く用いられている。

ところで、伝達を行う情報量が増大し、これらの発光素
子の発光・消光の間隔が短くなると、電気回路や発光素
子の特性によって光出力のパルス幅が本来の信号と変わ
ってしまい、受信側で正確にデータ信号を受は取ること
が困難になる。

この問題を解消するために、第２図に示すような回路が
従来より用いられている。

この回路では、入力端子２ｏに印加される発光素子を駆
動するためのデータ信号を２つの遅延回路２１．２２に
分離した。そして、遅延回路２１と遅延回路２２との遅
延量に差を設けた。このように遅延時間に差のある両信
号を論理回路２３で論理的に合成し、その結果得られた
信号を駆動回路２４に入力して、発光素子２５を駆動さ
せていた。

なお、遅延回路２１．２２には電気的に容易に制御でき
るように、Ｓ　ＣＦ　Ｌ　（Ｓｏｕｒｃｅ　Ｃｏｕｐｌ
ｅｄＦＥＴ　Ｌｏｇｉｃ　）構成のインバータ回路が用
いられることが多い。第３囚にこのような遅延回路の例
を示す。この回路での遅延の制御はソースフォロア回路
３１の定電流源３２に入力端子３３より印加するゲート
電圧を調整することにより行うことができる。

〔発明が解決しようとする課題〕

ところが、従来回路のように入力データ信号を電気的な
遅延回路で遅延させた場合には、遅延量が大きくなるに
従ってパルスの立ち上がり／立ち下がり時間も長くなる
。この結果、入力データ信号のパターンに依存したジッ
タが増大してしまうという問題があった。

〔課題を解決するための手段〕

前記問題を解決するために、本発明の半導体装置は、デ
ータ信号が入力されるフリップフロップ回路と、このフ
リップフロップ回路の出力信号が並列に入力される第１
ラッチ回路および第２ラッチ回路と、この第１ラッチ回
路および第２ラッチ回路のそれぞれの出力信号を論理的
に合成する論理回路と、この論理回路の出力に対応して
発光素子に駆動電流を供給する駆動回路と、クロック信
号を遅延させて、前記フリップフロップ回路および前記
第１ラッチ回路に第１遅延クロック信号として与え、ま
た前記第２ラッチ回路に第２遅延クロック信号として与
える遅延回路とを備えるものである。

〔作用〕

本発明の構成であれば、繰り返し波形であるクロック信
号が遅延回路に与えられるので、ジッタのない遅延クロ
ック信号がＤ型フリップフロップ回路および２つのラッ
チ回路に与えられる。そして、入力データ信号はこの遅
延クロック信号によってＤ型フリップフロップに取り込
まれ、次の遅延クロック信号によって読み出しタイミン
グの異なる２つのラッチ回路に転送される。さらに、２
つのラッチ回路より出力された遅延量の異なる各々のデ
ータ信号が論理回路に印加され、この論理回路で合成さ
れた出力信号が駆動回路に与えられる。そして、この駆
動回路によって発光素子に駆動電流が供給される。

〔実施例〕

以下、添付図面の第１図を参照して、本発明の一実施例
を説明する。

第１因は、本発明の一実施例である発光素子駆動回路の
回路図である。なお、これらの図面において、ＣＬＫは
クロック入力端子、Ｄはデータ信号入力端子、Ｑはデー
タ信号出力端子を示している。

入力データ信号か印加される入力端子１０はＤ型フリッ
プフロップ回路１１の入力端子と接続されており、この
Ｄ型フリップフロップ回路１１の出力端子はＤ型ラッチ
回路１２とＤ型ラッチ回路１３の入力端子と接続されて
いる。そして、Ｄ型ラッチ回路１２とＤ型ラッチ回路１
３の出力端子は論理回路１４と接続されている。さらに
、論理回路１４の出力端子と駆動回路１５の入力端子が
接続されており、この駆動回路１５によって発光素子１
６が発光する。本実施例の回路に与えられるクロック信
号は、遅延回路１７と遅延量を外部より調整できる遅延
回路１８によって遅延される。

遅延回路１７で遅延されたクロック信号はＣＬＫｌとな
り、Ｄ型フリップフロップ回路１１とＤ型ラッチ回路１
２に与えられる。そして、遅延回路１８で遅延されたク
ロック信号はＣＬＫ２となり、Ｄ型ラッチ回路１３に与
えられる。

ここで、遅延回路１８には前述した第３図の遅延回路が
用いられている。そして、この遅延回路１８の遅延量を
外部から調整する方法として、電気的な可変容量の制御
によって行う方法や、遅延回路を構成する素子への電源
電流の制御によって行う方法等がある。

次に、本実施例の動作について述べる。まず、Ｄ型フリ
ップフロップ回路１１にクロック信号ＣＬＫＩが与えら
れ、発光素子を駆動するためのデータ信号が取り込まれ
る。そして、次のクロック信号ＣＬＫＩによってこのデ
ータ信号はＤ型ラッチ回路１２に与えられる。このＣＬ
ＫＩとずれたタイミングで与えられるクロック信号ＣＬ
Ｋ２によって、Ｄ型ラッチ回路１２に与えられたデータ
信号と同じデータ信号がＤ型ラッチ回路１３にも与えら
れる。さらに、次のクロック信号ＣＬＫＩとＣＬＫ２が
各ラッチ回路に与えられると、時間差のついた同一デー
タ信号が論理回路１４に与えられる。そして、論理回路
１４で論理的に合成された信号が駆動回路１５に入力さ
れ、発光素子１６を駆動させる。論理回路１４として、
例えばＯＲ回路を用いた場合には２つの遅延回路の遅延
差分たけ発光素子の駆動電流パルスを長くすることがで
きる。逆にＡＮＤ回路を用いた場合には遅延差分だけ発
光素子の駆動パルスを短くすることができる。

このように、本実施例では２つの遅延回路を用いてクロ
ック信号を遅延させ、これらの遅延量の差によって光出
力パルス幅の調整を行っている。

そして、従来例ではデータ信号自体を遅延させていたた
め、データ信号のパターンに依存したジッタか発生した
か、本実施例では繰り返し波形であるクロック信号を遅
延させているのでジッタが発生することはない。

なお、この回路には他の発光素子の高速化のだめの付加
回路と併用することも可能であり、特に、高速化のため
の回路によって生じた出力光パルス幅の調整にも用いる
ことができる。

〔発明の効果〕

以上、説明した通り、本発明の半導体回路によれば、駆
動電流パルスの幅が大きく変化する入力データ信号でも
、ジッタのない綺麗な光出力信号を得ることかできる。

また、出力光ノ々ルス幅の調整を行うことができ、受信
状況の改善に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る発光素子駆動回路のブ
ロック図、第２図は従来の構成□による発光素子駆動回
路のブロック図、第３図は遅延回路の回路図である。 １０・・・入力端子、１１・・・Ｄ型フリップフロップ
回路、１２．１３・・・Ｄ型ラッチ回路、１４・・・論
理回路、１５・・・駆動回路、１６・・・発光素子、１
７・・・遅延回路、１８・・・遅延量制御付き遅延回路
。 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　塩　　　１）　　辰　　　也辺廷回路の例 第３図 〆延８♀１１隋Ｐ で虱こ、ｌ万セイやり 第１し１ 櫂：東側 第″）し１ −４５４〜

Claims (1)

1. 【特許請求の範囲】 １、データ信号が入力されるフリップフロップ回路と、 このフリップフロップ回路の出力信号が並列に入力され
   る第１ラッチ回路および第２ラッチ回路と、 この第１ラッチ回路および第２ラッチ回路のそれぞれの
   出力信号を論理的に合成する論理回路と、この論理回路
   の出力に対応して発光素子に駆動電流を供給する駆動回
   路と、 クロック信号を遅延させて、前記フリップフロップ回路
   および前記第１ラッチ回路に第１遅延クロック信号とし
   て与え、また前記第２ラッチ回路に第２遅延クロック信
   号として与える遅延回路とを備えることを特徴とする半
   導体装置。 ２、前記遅延回路は特定の遅延クロック信号の遅延量の
   制御を行えることを特徴とする請求項１記載の半導体装
   置。