JPH0470653B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、高集積チツプ内部の記憶素子に対す
る外部テスト・アクセスに関するものである。

Ｂ 従来技術 電子制御装置、処理装置およびデータ処理シス
テムをサポートするチツプ上の高密度（論理／記
憶）回路のテストは、基本的にチツプ上のすべて
の記憶素子（ラツチ）全体のアクセス可能性（セ
ツト可能性、観測可能性）にもとづいて行なわれ
る。

そのため、現在のシステム・アーキテクチヤと
論理構造は、いわゆるLSSD（レベル・センシテ
イブ・スキヤン・デザイン）の原理をしばしば使
つている。LSSDとは、簡単に云うと、入力信号
の変化に対する論理サブシステムの静止状態での
応答が論理サブシステム内での回路遅延の最小値
から独立したものになるような設計原理のことで
ある。（E.B.Eichelbergerの“Ａ Logic Design
Structure for LST Testability”、−
Proceedings of the Desin Automation
Conference、No.14、20〜22、1976年６月、ルイ
ジアナ州ニユーオーリンズ、pp.462〜468参照）。

このLSSD設計原理にもとづけば、論理の構成
要素を形成するマスタ／スレーブ・ラツチをテス
ト操作中に１つまたは複数のシフト・レジスタ・
チエーンに組み立てることができ、そのレジス
タ・チエーンを通してテスト・パターンが論理の
深部にシフトされ、このテストに対するその論理
の応答を表わすテスト結果データがシフト・アウ
トされるという点で、すべてのラツチのセツトお
よび観測が可能になる。

この手順が必要な理由は、順序論理回路のテス
トが非常に難しいことである。順序論理回路を下
記の２つの成分に分割することによつてのみ、そ
のテストが可能になる。

１ （記憶マトリツクスを除く）内部記憶素子 ２ 内部記憶素子で動作させる組合せ回路 上記の２成分への分割を示す論理回路を第２図
に示す。組合せ論理回路（Ｆ−LOG１〜Ｆ−
LOGn）１は、それぞれ論理機能または部分的論
理機能を実行し、内部記憶素子（LT）２を介し
て相互接続されている。記憶素子２は、構造的に
はラツチである。もつと具体的に言えば、入力と
出力を有し、入力がANDゲート（Ａ）を介して
データ線とクロツク線に接続されている、極性保
持ラツチである。

極性保持ラツチの一実施例を、第３Ａ図に示
す。データ入力＋DIとクロツク入力＋CLを有し、
クロツク入力は、クロツク・ドライバ（CL−
DR）９を介してNANDゲート６に接続されてい
る。クロツク・ドライバ９は、それぞれ遅延Δt
を有する２段式分相器からなる。NANDゲート
６の出力は、セツト入力（Ｓ）に接続され、分相
器のタツプは、交差結合された２個のNANDゲ
ート７と８からなる実際のラツチ１０のリセツト
入力（Ｒ）に接続されている。ラツチ１０は、デ
ータ出力＋DOおよび反転データ出力−DOを含
んでいる。さらに、この回路は、NANDゲート
８に送られるリセツト入力−RESを含んでいる。
第３Ａ図および第３Ｂ図には、使用される技術で
必要な信号の極性（−、＋）も示してある。第３
Ｂ図は、マスター／スレーブ表現である。

データは、外部入力Ｉ１〜Inを介してかかる組
合せ論理回路を含むチツプに印加され、外部出力
Ｏ１〜Omを介し読み出される。この論理は、そ
の機能に応じて、第１列Ｃ１のラツチ２が部分回
路、すなわち機能組合せ論理回路Ｆ−LOG１の
みをサポートし、第ｎ−１列Cn−１のラツチ２
が機能組合せ論理回路Ｆ−LOG−１のみをサー
ポートし、最後の列Cnのラツチ２がチツプ上の
最後の機能組合せ論理回路Ｆ−LOGのみをサポ
ートするような構造になつている。

第２レベルから第ｎレベルまでの機能組合せ論
理回路は、それぞれ外部入力、すなわちIn−１と
In、ならびに内部入力１〜Ｙ−１および１〜Ｚ−
２を含んでいる。これらの内部入力は、またラツ
チ２を介して機能組合せ論理回路の内部出力に接
続されている。同様に、かかる回路構成はまたフ
イードバツク線FBLを介して次の機能組合せ論
理回路の出力に接続されているラツチ２を含む。

この機能組合せ論理回路のデータ転送の制御
は、オーバーラツプしない機能システム・クロツ
クＦ−CL１，Ｆ−CL２，Ｆ−CL３によつて実
施される。さらに、これらの機能システム・クロ
ツクは、互いに独立している。

機能組合せ論理回路を物理的にもテスト可能に
するには、テストパターンが入力に印加可能でな
ければならない。これらの機能組合せ論理回路の
印加されるテスト・パターンに対する応答（結
果）は、それらの出力でアクセスして、それを期
待される名目値と比較できるものでなければなら
ない。論理回路の入力接続および出力接続の大部
分は、外部チツプ端子を介してはアクセスできな
いので、LSSD設計原理にしたがつて各内部ラツ
チに補助ラツチを連結し、チツプ上にそれを設け
る（第３Ｂ図）。第２図の極性保持ラツチ（LT）
を修正して、シフト可能性を導入するには、ラツ
チにクロツク入力ゲートを追加し、かつ補助ラツ
チ（上述のスレーブ・ラツチ）を設けることが必
要である。シフト機能のための追加されるクロツ
ク入力ゲートを経て延びる第１のラツチは、マス
ター・ラツチ（MLT）と呼ばれる。スレーブ・
ラツチ（SLT）は、あるシフト・レジスタ・ラ
ツチ（SRL）から次のシフト・レジスタ・ラツ
チへのシフト中にデータ・ビツトを一時記憶する
ためのバツフアとして使われる。この２つのラツ
チを物理的に組み合わせたものが、第２図の１個
の単一内部記憶素子LTである。この内部記憶素
子は、同時に上記のシフト・レジスタ・ラツチ
SRLを含んでいる。第３Ｂ図では、このシフ
ト・レジスタ・ラツチを記号で表わしてある。テ
スト中、チツプ上のすべてのラツチを１つまたは
いくつかのシフト・チエーンの形に結合する。最
も簡単な場合、１つのシフト・チエーンは、４個
の外部接続、すなわち、データ入力SH−Ｉ、デ
ータ出力SH−Ｏ、およびシフト・クロツクSH−
CL１とSH−CL２用の接続が必要である。すな
わち第２図の論理構造を修正した構造を第４図に
示す。

第４図のラツチ２の図からわかるように、この
ラツチは、２個のAND入力(A)を備えたマスタ・
ラツチ（MLT）３とスレーブ・ラツチ（SLT）
からなる。また、シフト・データ用の出力SH−
Ｏが追加されており、これはたとえば次の論理構
造のシフト入力へ前送りすることができる。

これは、第３Ｂ図に線５として示してある。線
５は、各シフト・レジスタ・レベル（LT＝
SRL）のシフト・データ出力SH−Ｏをそれぞれ
次のレベルのシフト・データ入力SH−Ｉと接続
することにより、シフト・レジスタ・レベルを連
結してチエーンにする。

基本的に、スレーブ・ラツチは、シフト・クロ
ツクSH−CL２で動作する簡単な極性保持ラツチ
として実現することができる。ただし、マスタ・
ラツチとスレーブ・ラツチの両方を、ノイズ信号
のないＤラツチ（Ｄ−フリツプ・フロツプとも呼
ばれる）として実現することもできる。

スレーブ・ラツチと（マスタ）極性保持ラツチ
のSH−CL１クロツク入力ゲートは、通常のチツ
プ動作に適用されないテスト回路であるため、ラ
ツチ２に必要なシリコン上の面積が増加するとい
う欠点がある。超大規模集積（VLSI）方式で作
られるチツプ上のかかるラツチの数が通常非常に
多いことを考慮すると、この面積増加はかなりの
量になる。

したがつて、超大規模集積チツプ、とくに論理
チツプのシリコン面積を節約する目的で、いくつ
かの提案が出されている。提案された方法のほと
んどすべては、シフト・レジスタまたはシフト・
レジスタ・チエーンをマスタ・ラツチのみから構
成し、シフト動作中にバツフアの役割をするスレ
ーブ・ラツチは全く放棄することにもとづくもの
である。しかし、極性保持マスク・ラツチを連結
してシフト・レジスタにする際には、バツフア機
能は全くないので、特別の手段を講じない限り、
情報の50％は失なわれることになる。これは、超
大規模集積チツプのエラー・テストでは容認でき
ない。

スレーブ・ラツチ用に余分のシリコン面積を必
要とせずに、かかるデータ損失をなくする提案
が、IBM Technical Dispclosre Bulletim、
1980年９月、pp.1504〜1505に記載されている。

超大規模集積論理チツプをテストするため、そ
こに機能的極性保持（マスタ・）ラツチのみから
なるシフト・チエーンが形成される。ただし、マ
スタ・ラツチの連結は、かかるシフト・レジスタ
の１つのレベルが２個の「マスタ・」ラツチから
なり、そのそれぞれがスレーブ・ラツチすなわち
１ビツト・バツフアの機能を改造するような形で
行なわれる。チツプ上に互いに時間に関して独立
な、機能的「マスタ」ラツチを伴なう論理グルー
プが見つかる（通常はそうである）とき、信号レ
ベル従属設計原理に従つて、かかるシフト・レジ
スタ構造を論理チツプ中に作成することができ
る。すなわち、少くとも２つの、時間に対して独
立なグループが必要である。したがつて、時間Ｔ
１のとき、テストのためにグループが活動化さ
れ、第２のグループはそれより後の時間Ｔ２で
始めてテストに使用される場合、グループのマ
スタ・ラツチを時間Ｔ１ではシフト・レジスタ・
チエーンのスレーブ・ラツチとして使用できる
（逆も同様）。

別の提案が、IBM Technical Disclosre
Bulletim、1980年７月、pp.647〜648に記載され
ている。この場合、互いに時間的ではなくて論理
的に独立なマスタ・ラツチのグループが連結され
て、シフト・レジスタ・チエーンになる。このシ
フト・レジスタ・チエーンは、機能的マスタ・ラ
ツチが充分な数だけ利用可能なため、（バツフア）
スレーブ・ラツチ機能を持たせることができる。

さらに、特開昭57−78698号公報には、高度集
積技術による論理または記憶半導体チツプの一部
分である、テスト用シフト・レジスタが記載され
ている。このシフト・レジスタは、（上記のクロ
ツクSH−CL１とSH−CL２に対応する）Ａ／Ｂ
クロツクによつて切り換わり、その個々のレベル
がそれぞれマスタ・ラツチとスレーブ・ラツチか
らできている。その発明によれば、シフト・レジ
スタ中のマスタ・ラツチがマスタ・グループに分
割され、選択信号によつて選択される。この場
合、サブ・チエーンを形成する各グループのマス
タ・ラツチには、データのシフトのためにスレー
ブ・ラツチが物理的に付随し、同時に、選択され
なかつたマスタ・ラツチのグループは、仮想シフ
ト・レジスタ・レベルのチエーンを形成する。

この場合も、極性保持マスタ・ラツチをうまく
グループに分割することにより、スレーブ・ラツ
チ用に余分のシリコン面積を必要とせずに、シフ
ト中にバツフアの機能を実行する、シフト・レジ
スタ部分レベルが形成される。

特開昭57−50055号公報には、別のテスト用シ
フト・レジスタが記載されている。このシフト・
レジスタも、やはり記憶チツプまたは論理チツプ
上に配置され、そのラツチは、既に機能用として
チツプ上にある素子から構成される。その発明の
基本概念によれば、第１のシフト・チエーンがそ
のシフト・レジスタ全体を形成するすべてのラツ
チを含み、第２のシフト・チエーンが第２のラツ
チのみを含み、以下同様にして最後の部分カスケ
ードが２個のラツチだけを含むようなカスケード
方式で、それらの機能ラツチ（マスタ・ラツチ）
を連結してシフト・チエーンが作られる。

チツプ構造の深部にテスト・データを導入し、
結果データを読み出す問題は、特開昭59−221752
号公報で実証されるように、LSSD設計原理にも
とづいて構成された高度集積論理チツプおよび記
憶チツプのテスト・システム側から取り組まれて
きた。

上記の公開公報によれば、電子データ処理シス
テムのエラー・テストおよび診断のために、処理
装置および処理ユニツトを構成する論理回路を通
常接続する特定のマスタ・ラツチが連結されてア
ドレス可能マトリツクスとされ、そのマトリツク
スがシステム・バスを介して保守および操作用処
理装置または外部テスタに接続される。後者は、
システム・バスを介してマトリツクスヘアドレス
を転送し、テスト・データをアドレスされた記憶
素子に転送し、それらの記憶素子はそれを論理回
路に転送し、それらの論理回路はそれらのテス
ト・データに応答して、得られた部分結果データ
を記憶素子にパスする。次のステツプで、保持／
操作用処理装置または外部テスタが、エラー解析
と診断のため、マトリツクスとして連結された記
憶素子からシステム・バスを介してそれらの結果
データを呼び出す。

したがつて、この場合、シフト・レジスタは使
われない。実際には、論理設計で必要とされ、論
理回路を相互接続しているマスタ・ラツチが、マ
トリツクスに構成され、それがテスト・データの
入力と結果データの出力のために適宜アドレスさ
れる。

とくに、集積回路のテストに使うと特定の利点
をもつ、上記の特開昭57−50055号公報に記載さ
れているカスケード・シフトの概念は、下段で説
明するような極超大規模集積（ULSI）チツプの
テストにはまだ適用されていない。

カスケード・シフト・レジスタの場合、第５図
に示すように、機能ラツチ（LTi）２がカスケー
ド形に連結されてシフト・チエーンとなり、バツ
フア機能用の特定のスレーブ・ラツチは不要であ
る。各ラツチは、第１のシフト・チエーンCHI
が、直列接続された完全なシフト・レジスタの形
ですべての機能ラツチLT１〜LT８を含む形で接
続されている。第２のシフト・チエーンCH
は、偶数番のラツチLT２，LT４，LT６，LT８
のみを接続している。第５図では、８個の機能
（マスタ）ラツチ用の３個のシフト・チエーン
CH〜CHだけを示してある。機能ラツチが
９個以上の場合は、４個以上のシフト・チエーン
を形成しなければならない。

これらのカスケード・シフト・チエーンのうち
のどれがテスト・シフト中の各時間に動作される
かは、第６図に示す制御信号TG０とTG１によ
つて決定される。これらの入力信号とそれに対応
するデコード回路（DEC）１０ａにより、関連
するクロツク・ドライバCL−DRが活動化され
る。こうして、各カスケード・シフト・チエーン
の対応する接続の形状が、チツプ外から選択され
る。シフト・クロツクSH−CL１とSH−CL２に
よつて、機能ラツチの各チエーン（並列シフト）
が活動化できる。

カスケード・シフト・チエーン中でのシフト
中、各第２機能ラツチLT２，LT４，LT６，LT
８はそれに対応する機能ラツチ（マスタ・ラツ
チ）用のバツフア（スレーブ・ラツチ）として使
われる。機能上は、すべてのラツチは、マスタ・
ラツチとして使われる。機能ラツチ（LTi）が複
数のカスケード・シフト・チエーンに参加できる
ようにするため、それらの大部分には複数のシフ
ト入力が与えられている。第６図には、また機能
クロツクＦ−CLiおよび機能データＦ−Ｄ用の
線、ならびに図示した３個のシフト・チエーン
CHI−CH用のシフト・クロツク信号CLI１，
CL２，CL１，CL２，CL１，CL２が
含まれている。

第５図を参照して、このシフト過程を説明する
ことができる。特に重要である機能ラツチLT８
は、その出力がチツプ端子（この場合SH−０）
に直接接続されているため、テスト装置によつて
直接観測することができ、その内容を直接受取る
ことができる。機能ラツチLT８の情報をテスト
装置が受け取つた後、このラツチは自由になり、
したがつて次に機能をラツチLT４（マスタ・ラ
ツチ）の情報をシフト・アウトするためのバツフ
ア（スレーブ・ラツチ）として使用できる。線区
間１１，１２，１３，２６に沿つて、シフト線路
ができている。線区間１２と１３の間に機能ラツ
チLT４が設けられ、線区間１３と２６の間にス
レーブ・ラツチLT８が設けられている。第６図
に示すように、そのためにカスケード・シフト・
チエーンCHが信号TG０とTG１によつて選択
され、シフト・クロツクSH−CL１とSH−CL２
によつて動作される。

機能ラツチLT４の内容がシフト・アウトされ、
テスト装置がそれを受け取つた後、このラツチは
自由になり、やはりバツフア（スレーブ・ラツ
チ）として使用できる。したがつて、２個のラツ
チLT４とLT８が自由であり、カスケード・シフ
ト・チエーンCH内部でスレーブ・ラツチとし
て使用できる。第５図で、このシフト線路は、線
区間１１，１４，１５，１６，１７，２６に対応
し、それぞれの線区間にラツチLT２，LT４，
LT６，LT８が挿入されている。

このシフト・チエーンが再度信号TG０とTG
１によつて選択され、シフト・クロツクSH−CL
１をSH−CL２によつてシフトが行なわれる。

機能ラツチLT６とLT２の内容がシフト・アウ
トされ、テスト装置がそれを受け取つた後、これ
らのラツチも自由になり、したがつて既に自由に
なつているラツチLT８およびLT４と共に、カス
ケード・シフト・チエーンCHI内部でスレーブ・
ラツチとして使用できる。このチエーンも、上記
の信号によつて選択され、活動化される。その助
けによつて、また残りのラツチLT７，LT５，
LT３，LT１中の情報をシフト・アアトし、テス
ト装置がそれを受け取ることができる。すなわ
ち、カスケード・シフト・チエーンCH−Ｉは、
線区間１１，１８，１９，２０，２１，２２，２
３，２４，２５，２６に沿つて延びる。

第５図に示すような、カスケード・シフトの概
念にもとづいて設計された順序論理のラツチ接続
構造は、線区間１１，１８，２７，２８，２９，
３０，３１，３２，３３，３４，３５，３６，３
７，３８，３９，４０，２６に沿つた機能的動作
が行なわれるように作成されている。したがつ
て、これらは、ラツチLT１〜LT８を機能論理
（Ｆ−LOG）１に接続する線区間である。

Ｃ 発明が解決しようとする問題点 この既知のカスケード・シフト概念の欠点は、
チエーンの長さが増すにつれて、ラツチ入力の数
もかなり増加することである。第６図からはつき
りわかるように、LT４の場合が特にそうである。
内部ドツト接続（ガルバニツク接続）の数が多い
ことは、この場合、問題である。

この既知のカスケード・シフト技術の欠点が、
それが極超大規模集積チツプのテストに使用され
ない理由である。

したがつて、カスケード・シフト技術を極超大
規模集積チツプにも利用できるようにするための
手段を提供することが、本発明の目的である。

Ｅ 実施例 第５図または第６図にもづくカスケード形シフ
ト・レジスタ配置にもとづいて、多数の個別カス
ケード・シフト・チエーン・グループをジグザグ
形に配置し、個々のカスケード・シフト・チエー
ン・グループの機能ラツチLT８を、グループと
は独立に、第１図に示すように通常のLSSDシフ
ト・チエーン、または仮想シフト・チエーン（特
開昭57−78698号公報の参照）あるいは他のシフ
ト回路またはアクセス回路に接続することができ
る。この新しいチエーンを、カスケード・シフ
ト・チエーンCH０と呼ぶ。カスケード・シフ
ト・チエーンCH０により、ラツチ（Ｍ）LT８
を直接に、すなわち個々のカスケード・シフト・
チエーン・グループを使用せずに、読み取りまた
はセツトすることができる。このようにして、非
常に重要な問題、すなわち、個々のカスケード・
シフト・チエーン・グループのシフト・インの際
に生じる対称性の問題が解決される。すなわち、
個々のカスケード・シフト・チエーン・グループ
を、シフト・イン過程（シフト・レジスタ・レベ
ルを特定のビツト組合せにセツトする）中も、第
７図の部分タイミング図にもとづいて、完全に対
称的に動作させることができる。

ラツチLT１に対してチツプの外部から直接ア
クセスを可能にするため、それらの入力が対応す
るラツチ（Ｍ）LT８の出力に直接接続されてい
る。カスケード・シフト・チエーンCH０は、テ
スト制御信号TG０とTG１の追加コード・ワー
ドによつてシフト・クロツクSH−CL１とSH−
CL２から導かれる派生シフト・クロツクによつ
て、別々に動作させることができる。これらのコ
ード・ワード（01）、（10）、（11）の例が、第６図
のデコーダ１０ａ中に表わしている。

ジグザグ形構造のカスケード・シフト・チエー
ン・グループを使うと、極超大規模集積チツプの
すべての機能ラツチTiの情報が、すべての個別
カスケード・シフト・グループの並列シフト処理
およびその後のカスケード・シフト・チエーン
CH０の独立したシフト処理の複合操作によつ
て、第７図に詳しく示すように、シフト・インま
たはシフト・アウトすることができる。

すなわち、この配置を使うと、ULSIチツプ上
の個々のシフト・グループの高速対称シフト処理
を利用することが可能になる。

第１図にもとづくジグザグ形シフト・チエーン
配置から出発して、第７図に情報の対称シフト・
インのタイミング図を示す。星印（＊）のついた
上から９行目は、シフト・データ入力SH−Ｉに
ある入力情報のためのラツチ、およびそのクロツ
ク期間を示す。さらに、第７図から、シフト・イ
ンの場合、１つのシフト・クロツク、たとえばシ
フト・クロツクSH−CL１だけと、制御信号TG
０およびTG１が必要であると結論することがで
きる。派生クロツクとしては、CLO１，CL１，
CL１が必要である。それぞれ活動状態のチエ
ーンACT−CHが、第７図の最後の行に示してあ
る。SH−OP行には、様々な個別シフト動作が示
してある。

シフト・クロツクSH−CL１の最初のパルスが
発生されて、かつ信号TG０とTG１が２進値１
にセツトされると、クロツク信号CL１が発生
され、シフト・チエーCHを活動化する。これ
により、ラツチLT７用に決められた、シフト・
レジスタ入力SH−Ｉの情報を、ラツチLT４中に
シフトすることができる。

シフト・クロツクSH−CL１の第２のパルスが
生成されると、TG０＝１およびTG１＝０のと
き、派生クロツク・パルスCL１が発生され、
チエーンCHが活動化される。

こうして、ラツチLT７用としてラツチLT４へ
シフトされてきた情報が、次にラツチLT６中に
シフトされる。同時に、ラツチLT３用として決
定されたシフト・データ入力SH−Ｉの情報がラ
ツチLT２中にシフトされる。

シフト・クロツクの第３のパルスが発生される
と、TG０＝１かつTG１＝０のとき、再度クロ
ツク・パルスCL１が生成され、それがシフ
ト・チエーンCHを活動化する。こうして、ラ
ツチLT５用の情報が、ラツチLT４中にシフトさ
れる。以前のクロツクでラツチLT４の内容がラ
ツチLT６中にシフトされたため、情報の損失な
しに上記のことが可能である。

このようにして、様々なラツチLTi用の情報
が、シフト・データ入力SH−１を介して各ラツ
チに達する。先に指摘したように、ラツチLT８
は、カスケード・シフト・チエーン・グループの
接続チエーンの一部分であるので、特定の位置を
占める。ラツチLT８は、最後にデータを印加さ
れるラツチで、最後のシフト・クロツク・パルス
が、TG０＝０かつTG１＝０のとき派生クロツ
ク・パルスCL０１を発生する目的で使用される。
それによつてシフト・チエーンCH０が活動化さ
れ、ラツチLT８に対する情報をシフト・データ
入力SH−Ｉから直接受け取る。したがつて、最
上段のカスケード・シフト・チエーン・グループ
KSG０のすべてのラツチLT１〜（Ｍ）LT８に
情報がロードされる。今考察したカスケード・シ
フト・チエーン・グループの最後にあるマスタ・
ラツチMLT８とスレーブ・ラツチSLTからなる
マスタ／スレーブ・ラツチ組合せについては、こ
こでは考察しない。

シフト・アウト過程をたとえばカスケード・シ
フト・チエーン・グループKSG０に関して説明
するため、それにデータがロードされているもの
と仮定する。シフト・アウト過程は、第８図に示
すように、シフト・クロツクSH−CL２とそれか
ら導かれる派生シフト・クロツクCL０２，CLI
２，CL，CL２によつて制御される。これら
の派生クロツク信号を発生するため、制御信号
TG０とTG１は、第８図に示すように進行する。
シフト・アウト過程の始めに、ラツチ（Ｍ）LT
８中の情報がシフト出力SH−O′で使用可能であ
る。派生シフト・クロツクCL２によつてチエ
ーンCHが活動化され、ラツチLT４の内容が
LT８に達して、シフト出力SH−O′にもたらす
ことができる。

第８図で、シフト出力SH−O′にもたらすこと
ができる情報は、星印（＊）をつけた行に示して
ある。

次のクロツク期間に、派生クロツクCL２に
よつてチエーンCHが活動化され、ラツチLT
６の内容をラツチLT８を介してシフト出力で取
り出すことができる。同時に、ラツチLT２中の
情報がラツチLT４に移る。

次に、派生クロツクCL２が発生して、シフ
ト・チエーンCHを活動化する。ラツチLT８
を介してラツチLT６の内容を既に出力すること
ができたので、ラツチLT８は現在自由であり、
したがつてシフト・チエーンCHの経路に沿つ
てラツチＬ４の内容がLT８に達する。続いて派
生シフト・クロツク・パルスCLI２がシフト・チ
エーンCHIを活動化させ、その結果、ラツチLT
７中の情報がラツチLT８を介して読み出しのた
めシフト・データ出力に達する。同時に、ラツチ
LT５の内容がラツチLT６に転送され、ラツチ
LT３の内容がラツチLT４に転送され、最後にラ
ツチLT１の内容がラツチLT２に転送される。

第８図に示した形で、最終的にラツチLT４の
内容は、最終情報としてラツチLT８に達し、し
たがつてシフト・データ出力SH−O′に達し、そ
こから別のユーザに転送できる。

第１図、さらに詳細には第９Ａ図および第９Ｂ
図には、シフト・チエーンCH０によつて相互接
続された、合計８個のカスケード・シフト・チエ
ーン・グループKSG０〜KSG７からなる配置が
示してある。このシフト・チエーンCH０は、マ
スタ・ラツチ（MLT８）５０を６４に接続する。
第１図ならびに第９Ａ図および第９Ｂ図には、こ
の接続が、マスタ・ラツチ５０と、マスタ・ラツ
チ５０に直列接続されそれ自体が次の段のマス
タ・ラツチ５２に接続されているスレーブ・ラツ
チ５１とを含む通常のシフト・レジスタ配置の形
で示してある。それぞれ第１図または第９Ａ図お
よび第９Ｂ図にもとづく配置を制御するために、
別の制御信号が導入される。この制御信号Ｇ０
は、クロツク信号ドライバCL−DR１と一緒に、
シフト・チエーンCH０の動作に必要な派生シフ
ト・クロツク信号CL０１とCL０２の発生を制御
する。

シフト・データ入力SH−Ｉを介して情報をシ
フト・インするため、ラツチ（LT７）７０〜７
７用の情報が６対の派生シフト・クロツクCL０
１／CL０２およびクロツクCL０１の７番目のク
ロツク・パルスによつてシフト・チエーンCH０
に読み込まれる。シフト・チエーンCH０は、第
１図に示すように、たとえば通常のシフト・レジ
スタとすることができる。続いて、すべてのシフ
ト・チエーン・グループKSG０〜KSG７でクロ
ツク・パルスCL１によつてチエーンCHが活
動化され、その結果、第７図の左端のセクシヨン
に活動（ACT）チエーンCHに関して示したの
と同じ過程が実現される。それに続いて、チエー
ンCH０の次の再ロードが行なわれる。このとき
チエーンCH０は、ラツチ（LT３）８０〜８７
の情報を受け取る。

次に、論理的結果としてシフト・チエーンCH
が活動化され、その結果、８つのシフト・チエ
ーン・グループのすべてで、第７図の左から２番
目のセクシヨンに示すような過程が実行される。

このようにして、シフト・チエーンCH０と他
のシフト・チエーンCHiは、ラツチ（LT８）５
０〜６４を除くすべてのラツチがロードされるま
で、交互に活動化される。これらのラツチ５０〜
６４、上記のようにシフト・チエーンCH０を構
成しており、その最後の活動化によりロードされ
る。第１０Ａ図および第１０Ｂ図の下側には必要
なシフト動作SH−OPが示されている。

第１図または第９Ａ図および第９Ｂ図に示す、
データで完全にロードされた回路配置でシフト・
アウトを行うには、情報をシフト・インする場合
と同様に、シフト・チエーンCH０と他のチエー
ンCHiを交互に活動することが必要である。しか
し、シフト・アウト過程では、まずシフト・チエ
ーンCH０が派生シフト・パルス対CL０１とCL
０２によつて使用可能になる。第１１図で星印
（＊）をつけてあるシフト．データ出力SH−Ｏ
で、スレーブ・ラツチ（SLT）６５がまず派生
シフト・クロツクCL０２によつてシフト・アウ
トされる。その内容は無視される。それに続い
て、LSSDシフト・チエーンCH０の通常のシフ
ト・レジスタ動作が起こり、それによつて、この
チエーンのすべてのラツチ（MLT８）５０〜６
４の内容がシフト・アウトされる。続いて、すべ
てのシフト・チエーン・グループSKSG０〜
KSG７について、シフト・チエーンCHが並列
に活動化され、その結果、第８図の左のセクシヨ
ンに示した過程が実行される。

シフト・イン過程と同様に、シフト・アウト過
程も７回繰り返され、したがつて、シフト・チエ
ーンCH０が最後に活動化されたとき、第１のラ
ツチ（LT１）１１０〜１１７の内容が、シフ
ト・チエーンCH０の一部である最終ラツチ
（MLT８）５０〜６４にあり、そこから通常のシ
フト・レジスタ動作によつてシフト・データ出力
SH−Ｏに到達する。

本発明の目的を実現するための、すなわちテス
ト用のバツフアとしてのみ必要なスレーブ・ラツ
チに要するシリコン面積を節約するための配置
が、第１２図に提示されている。第１２図では、
第１図または第９Ａ図、第９Ｂ図に示したような
シフト・チエーンCH０の代りに、既知の仮想シ
フト・レジスタ・チエーンが使われている。

第１３図に別の実施例が示されている。ここ
で、シフト・チエーンCH０はカスケード・シフ
ト・チエーンとして設計されている。この最後の
実施例では、もはやテスト用バツフアとしてのス
レーブ・ラツチは全く要らない。

半導体チツプ上の回路密度が高いので、多数の
ラツチをシフト可能構造に相互接続できるように
するには、別のグループを使わなければならな
い。よりコンパクトな配置の例が、第１４Ａ図な
いし第１４Ｅ図に示されている。そこでは、合計
８つの配置が第１３図にしたがつて接続されてい
る。これらの配置は、それを完全に制御するため
に、もう１つの制御信号、すなわちＧ１があれば
よい（第９Ａ図、第９Ｂ図も参照のこと）。第９
Ａ図、第９Ｂ図を第１４Ａ図ないし第１４Ｅ図と
比較すれば具体的に証明されるように、この追加
制御に要するものは非常に僅かで、すなわち、も
う１つのクロツク・ドライバ・グループと１個の
デコーダだけが必要である。デコーダが必要なの
は、ジグザグ形レベル（＝シフト次元）の選択用
である。それについては下で説明する。

最下位の（第１の）ジグザグ形レベルLVL０
（＝第１４Ｆ図のシフト次元DI）には、すべての
シフト・チエーンCH０が設けられている。説明
の便宜上、これらのチエーンをCH０−LVL０で
示すことにする。このレベルは、さらにすべての
シフト・チエーン・グルーKSG０〜KSG７のシ
フト・チエーンCH，CH，CHを含んでい
る。

チエーン（CH０−LVL０）のそれぞれの最後
のラツチ２００〜２０７，３００〜３０７，……
９００〜９０７を相互接続することにより、シフ
ト・チエーン・グループCH０−LVL１−０〜
CH０−LVL１−７が構成され、そのそれぞれの
最後のラツチ２０７，３０７，……，９０７を相
互接続することにより、シフト・チエーン・グル
ープCH０−LVL２を構成することができ、後者
のシフト・チエーン・グループは、第３のジグザ
グ形レベルLVL２を形成する（LVL２は、シフ
ト次元Ｄと対応する）。

すべてのシフト・レジスタ段を充電および放電
させるための３つのジグザグ形レベルの選択と制
御は、上記の制御信号Ｇ０とＧ１のデコードによ
つて実行される。そのために、デコーダ１０ａが
設けられている。

各ジグザグ形レベル（またはシフト次元）の
個々のカスケード・シフト・チエーン・グループ
は、２つのシフト・クロツSH−CL１およびSH
−CL２から発生される派生クロツク信号ならび
に２つの制御信号TG０およびTG１によつて動
作する独立の構造である。派生クロツク信号は、
上で説明したCL０１，CLI１，CLI２，……CL
２等である。

シフト動作中にシフト・チエーンを編成し直す
ために、外部から直接印加される選択信号を厳密
なデコードによつてそれから導かれる制御信号で
はなくて、ラツチを制御するための時間クロツク
信号のみが使われることは、とくに重要である。

したがつて、各ジグザグ形レベル（シフト次
元）の多次元シフト構造に関連して、各レベル
は、いくつかのジグザグ形レベルで共用されるデ
コーダ回路からの制御信号によつて２つの厳密な
シフト・クロツク信号SH−CL１とSH−CL２か
ら導かれる専用のクロツク信号を使用し、その際
テストすべきチツプに印加されるテスト選択信号
TG０とTG１が重要な役割を果たす。個々のジ
グザグ形レベルの制御には、追加的選択信号Ｇ０
とＧ１が使われる。これらの追加的選択信号は、
デコードされた後、個々のジグザグ形レベルのた
めのクロツク・ドライバ回路CL−DRを直接活動
化する。したがつて、シフト・チエーンを制御す
るのに必要な回路段の数を減らすことができる。

第１５図は、第１４Ａ図ないし第１４Ｆ図に示
すようなカスケード・シフト・グループのジグザ
グ形配置における2⁹＝512個のラツチへの情報の
対称的シフト・インのタイミング図である。

第１５Ａ図、第１５Ｂ図のタイミング図は、複
数の部分タイミング図Ａ０−０，Ｂ０−０，Ａ０
−１，Ｂ０−１，……Ｂ０−６，Ａ０−７，Ｃ０
から構成され、第１４図の大規模グループGR
を完全にロードするには、第１５Ｃ図に概略的に
示すように、それが７回繰り返され、すなわち８
回実行される。

部分タイミング図Ａ０−０を実行すると、第３
のジグザグ形レベルLVL２（シフト規模Ｄ）
の接続カスケード・チエーン・グループのラツチ
が、最後のラツチを除いてすべてセツトされる。
すなわち、ラツチ２０７，３０７，４０７，５０
７，６０７，７０７，８０７がセツトされる（第
１４Ａ図ないし第１４Ｅ図参照）。第１のチエー
ンCH０−LVL１−ｉのラツチ２００〜２０６に
対する情報がシフト・データ入力SH−Ｉに印加
されるので、最後のラツチ９０７にロードするた
めのシフト動作は不要である。すなわち、第６図
および第９Ａ図、第９Ｂ図の配置をロードする場
合と同じ関係である。

次の部分タイミング図Ｂ０−０は、第２のジグ
ザグ形レベルLVL１（次元Ｄ）の接続カスケ
ード・チエーン・グループにおいてそれらのラツ
チ中の情報を同時に転送するために必要であり、
第１のチエーンCH０−LVL１−ｉのセツテイン
グは、シフト・データ入力SH−Ｉを介して行な
われる。したがつて、２０７の内容がシフト・チ
エーン・グループKSG１−０のラツチLT４に運
ばれ、３０７の内容がKSZ２−０のラツチLT４
に運ばれ、４０７の内容がKSG３−０のLT４に
運ばれ、以下同様にして、最後に８０７の内容が
KSG７−０のLT４に運ばれる。

ここで、部分タイミング図Ａ０−０が部分タイ
ミング図Ａ０−１として繰り返される。

それに続いて、部分タイミング図Ｂ０−１が実
行され、それによつてシフト・チエーンCH０−
LVL２の後続のラツチ内容が第１のジグザグ形
レベルLVL０（シフト次元DI）の接続カスケー
ド・チエーン・グループに渡される。

この過程が合計８回実行されると、接続カスケ
ード・チエーン・グループCH０−LVL１−ｉの
すべてのラツチがセツトされる。

８回の実行の終りに、部分タイミング図Ｃ０が
実行される。したがつて、第２のジグザグ形レベ
ルLVL１（シフト次元Ｄ）のすべてのラツチ
が第１のジグザグ形レベルLV０（シフト次元
DI）NCカスケード・シフト・チエーン・グルー
プに組み込まれ、その各ラツチ位置を占める。一
例を挙げると、LT４からの２００の内容がKSG
０−１に、LT４からの２０１の内容がKSG０−
２に、以下同様にして最後にLT４らの９０６の
内容がKSG７−７に組み込まれる。

この８部分からなるタイミング図が合計８回実
行された後、第１のジグザグ形レベルLVL０
（シフト次元DI）のすべてのラツチがセツトされ
る。第２のレベルLVL１（シフト次元Ｄ）と
第３のレベルLVL２（シフト次元Ｄ）も第１
のジグザグ形レベルLVL０（シフト次元DI）の
一部なので、これによりジグザグ形配置全体のす
べてのラツチがセツトされる。この場合も第３の
ジグザグ形レベルLVL２（シフト次元Ｄ）の
最後のラツチ９０７は抜かされるが、それは次に
シフト・データ入力SH−Ｉによつて直接セツト
できる。

第１４図にもとづく配置からの情報の読出し、
すなわちシフト・アウトは、第１６図のタイミン
グ図にもとづいて行なわれる。これを複数の部分
タイミング図の形で表わしてある。まず、部分タ
イミング図A′０−０にしたがつて、第３のジグ
ザグ形レベルLVL２（シフト次元）の接続カ
スケード・チエーン・グループCH０−LVL２が
シフト・アウトされる。

続いて、第２のジグザグ形レベルLVL１（シ
フト次元Ｄ）の接続カスケード・チエーン・グ
ループCH０−LVL１の各ラツチいの内容が、部
分タイミング図B′０−０による１ラツチ位置の
シフト・アウトにより、接続カスケード・チエー
ン・グループCH０−LVL２の各ラツチにセツト
される。

この過程を７回繰り返す（８回実行する）こと
により、第１の接続カスケード・チエーン・グル
ープCH０−LVL１のすべてのラツチが読み出さ
れる。続いて、第１のジグザグ形レベルLVL０
（シフト次元DI）のカスケード・シフト・チエー
ン・グループの各ラツチの内容が、部分タイミン
グ図C′０によつて、接続カスケード・チエーン・
グループCH０−LVL１中でセツトされる。

この場合も、この８部分からなるタイミング図
を８回実行することにより、ジグザグ形配置のす
べてのラツチが読み出される。

第１４Ａ図および第１４Ｂ図は基本的に第３の
グループGRを詳細に表わしている。このよう
なグループをたとえば８個結合することも可能で
ある。その場合、構成全体をロードまたはアンロ
ードするには第１５Ｃ図および第１６Ｃ図に示し
たシフト過程を８回実行しなければならない。

第１４Ｆ図は、第１４Ａ図なし第１４Ｅ図にも
とづく配置を見やすい形で表わしたものである。
この第１４Ｆ図で、カスケード・シフト・チエー
ン・グループKSZiは、長さがａ（ラツチがａ個）
の第１グループGRIに対応し、８つのカスケー
ド・シフト・チエーン・グループKSG０−ｉ〜
KZG７−ｉの配置は、ａ×ｂの２次元構造を有
する第２グループGRに対応する。ｂはこの構
造中のシフト・チエーン・グループの数（今の場
合は８）を表わす。

すべての２次元構造の最後のラツチ２０７，３
０７，４０７，５０７，６０７，７０７，８０
７，９０７は、相互接続すると、長さＣ（この場
合も８）のシフト・チエーンをもたらす。かくて
３次元構造ａ×ｂ×ｃを作成することが可能であ
り、これは第３グループGRとなる。

シフト動作は、３次元構造ａ×ｂ×ｃ中で３つ
のシフト次元Ｄ、Ｄ、Ｄで実行される。こ
の場合、ａに沿つたシフトはシフト次元DIに対
応し、ｂに沿つたシフトはシフト次元Ｄに対応
し、Ｃに沿つたシフトはシフト次元Ｄに対応す
る。

Ｆ 発明の効果 本発明で提案するジグザグ形カスケード・シフ
ト技術は、一連の利点をもたらす。たとえば、レ
ベル・センシテイブ設計の原理にしたがつてその
論理回路が構成されている極超大規模集積チツプ
のテストが可能である。したがつて、回路が余り
複雑ではなく、またテストを行なうためだけに設
けられるチツプ上の回路に要するシリコン面積が
わずかであるため集積密度がさらに高まるので、
コストが減少する。

さらに、個々のシフト・チエーンが完全に減結
合されているため、個々の論理グループやサブグ
ループが異なる速度で動作できるので、システム
の観点からみてフレキシビリテイを高めることも
できる。最後に、マルチプレクサがほぼ全くまた
は非常にわずかにしか要らないため、より大きな
アクセス速度が可能である。カスケード・シフ
ト・チエーンをジグザグ形にすると、一般に非常
に多数の機能ラツチがカバーできるという主な利
点と、個々のカスケード・シフト・チエーン・グ
ループを非常に短かく保てるという副次的利点が
得られる。長いカスケード・シフト・チエーン・
グループを使う場合に比べて、かなりの数のテス
ト回路が節約できる。さらに、個々のラツチの入
力の数が減る。

チエーン時間制御中で多重デコードが行なわれ
ているため、制御回路の複雑さは、特にジグザグ
形配置の場合、無視できるほどである。LSSDシ
フト・チエーンと仮想シフト・チエーンを含むカ
スケード・シフト・チエーン・グループのジグザ
グ形配置でも、同様の理由があてはまる。このよ
うにテスト回路配置をジグザグ形にする原理の利
点が利用できる。これらの考慮には、重畳ラツ
チ・マトリツクスによる概念も含まれ、通常のデ
ータ流れマルチプレクサに比べて余分の利点が得
られる。すなわち、超大規模集積チツプの外部か
ら第１のジグザグ・レベルのラツチに高速でアク
セスでき、かつ他のジグザグ・レベルに関しても
高速でアクセスでき、したがつて、本発明を使わ
ない場合に必要となる多重レベル・マルチプレク
サ回路による信号遅延なしに動作する。

【図面の簡単な説明】

第１図は、ジグザグ形カスケード・シフト・チ
エーン配置の概略を示すブロツク図。第２図ない
し第６図は、チツプ上の高密度論理回路用の既知
の信号レベル従属設計の原理および、シフト構造
によるそれらの論理回路のテスト可能性を説明す
るブロツク図。第７図は、第１図にもとづくジグ
ザグ形カスケード・シフト・チエーン配置のカス
ケード・シフト・チエーン・グループ（たとえば
KSG０）への情報のシフトを示すタイミング図。
第８図は、カスケード・シフト・チエーン・グル
ープ（たとえばKSG０）からの情報のシフトを
示すタイミング図。第９Ａ図および第９Ｂ図は、
第１図にもとづくジグザグ形カスケード・シフ
ト・チエーン配置の詳細な回路図。第１０Ａ図お
よび第１０Ｂ図は、第１図または第９Ａ図および
第９Ｂ図にもとづくジグザグ形カスケード・シフ
ト・チエーン配置への情報の完全なシフトのタイ
ミング図。第１１Ａ図および第１１Ｂ図は、第９
Ａ図および第９Ｂ図にもとづくジグザグ形カスケ
ード・シフト・チエーン配置からの情報の完全な
シフトのタイミング図。第１２図は、接続シフ
ト・チエーン（CH０）を仮想シフト・レジスタ
として設計した、第１図にもとづくジグザグ形カ
スケード・シフト・チエーン配置の概略を示すブ
ロツク図。第１３図は、接続シフト・チエーン
（CH０）をカスケード・シフト・レジスタとし
て設計した、第１図にもとづくジグザグ形カスケ
ード・シフト・チエーン配置の概略を示すブロツ
ク図。第１４図は第１４Ａ図ないし第１４Ｅ図の
つながりを示す図。第１４Ａ図ないし第１４Ｅ図
は、３次元のシフトを行うジグザグ形シフト・チ
エーン配置の回路図。第１４Ｆ図は、第１４Ａ図
ないし第１４Ｅ図の概略を示すブロツク図。第１
５Ａ図および第１５Ｂ図は、第１４Ａ図ないし第
１４Ｅ図にもとづく配置への情報の完全なシフト
のタイミング図。第１５Ｃ図は、第１５Ａ図およ
び第１５Ｂ図に示した部分タイミング図のシーケ
ンスを示す図。第１６Ａ図および第１６Ｂ図は、
第１４Ａ図ないし第１４Ｅ図にもとづく配置から
の情報の完全なシフトのタイミング図。第１６Ｃ
図は、第１６Ａ図および第１６Ｂ図に示した部分
タイミング図のシーケンスを示す図。

Claims (1)

1. 【特許請求の範囲】 １ 内部の記憶素子を相互接続してシフト・レジ
   スタを構成することにより外部からのテストを可
   能にした論理網であつて、 長さがａの複数のシフト・レジスタをｂ個ずつ
   グループ分けして、各グループにおけるｂ個のシ
   フト・レジスタの各最終段の記憶素子を相互接続
   することにより長さがｂのシフト・レジスタを構
   成し、該シフト・レジスタをｃ個ずつグループ分
   けして、各グループにおけるｃ個のシフト・レジ
   スタの各最終段の記憶素子を相互接続することに
   より長さがｃのシフト・レジスタを構成し、アク
   セスしたい記憶素子がすべて相互接続されてしま
   うまで同様なグループ分け及び相互接続を繰返す
   ことを特徴とする外部からのテストが可能な論理
   網。