JPS62232045A - 外部からのテストが可能な論理網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、高集積チップ内部の記憶素子に対する外部テ
スト・アクセスに関するものである。

Ｂ、従来技術 電子制御装置、処理装置およびデータ処理システムをサ
ポートするチップ上の高密度（論理／記憶）回路のテス
トは、基本的にチップ上のすべての記憶素子（ラッチ）
全体のアクセス可能性（セット可能性、観測可能性）に
もとづいて行なわれる。

そのため、現在のシステム・アーキテクチャと論理構造
は、いわゆるＬＳＳＤ　（レベル・センシティブ・スキ
ャン・デザイン）の原理をしばしば使っている。ＬＳＳ
Ｄとは、簡単に云うと、入力信号の変化に対する論理サ
ブシステムの静止状態での応答が論理サブシステム内で
の回路遅延の最小値から独立したものになるような設計
原理のことである。（Ｅ、　Ｂ、　Ｅｉｃｈｅｌｂｅｒ
ｇｅｒの“Ａ　ＬｏｇｉｃＤｅｓｉｇｎ　５ｔｒｕｃｔ
ｕｒｅ　ｆｏｒ　ＬＳＴ　Ｔｅ５ｔａｂｉｌｉｔｙ”　
。

−Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　Ｄｅｓｉｇ
ｎ　　ＡｕｔｏｍａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ、　
Ｎａ　ｌ　４．２ｏ〜２２．１９７７年６月、ルイジア
ナ州ニューオーリンズ、ｐｐ、４６２〜４６８参照）。

このＬＳＳＤ設計原理にもとづけば、論理の構成要素を
形成するマスタ／スレーブ・ラッチをテスト操作中に１
つまたは複数のシフト・レジスタ・チェーンに組み立て
ることができ、そのレジスタ・チェーンを通してテスト
・パターンが論理の深部にシフ１−され、このテストに
対するその論理の応答を表わすテスト結果データがシフ
ト・アウトされるという点で、すべてのラッチのセット
および観測が可能になる。

この手順が必要な理由は、順序論理回路のテストが非常
に難しいことである。順序論理回路を下記の２つの成分
に分割することによってのみ、そのテストが可能になる
。

１、（記憶マトリックスを除く）内部記憶素子２、内部
記憶素子で動作される組合せ回路上記の２成分への分割
を示す論理回路を第２図に示す。組合せ論理回路（Ｆ−
ＬＯＧＩ〜Ｆ−ＬＯＧｎ）ｌは、それぞれ論理機能また
は部分的論理機能を実行し、内部記憶素子（ＬＴ）２を
介して相互接続されている。記憶素子２は、構造的には
ラッチである。もつと具体的に言えば、入力と出力を有
し、入力がＡＮＤゲート（Ａ）を介してデータ線とクロ
ック線に接続されている、極性保持ラッチである。

極性保持ラッチの一実施例を、第３Ａ図に示す。

データ入力士ＤＩとクロック入力＋ＣＬを有し、クロッ
グ入力は、クロック・ドライバ（ＣＬ−ＤＲ）９を介し
てＮＡＮＤゲート６に接続されている。クロック・ドラ
イバ９は、それぞれ遅延Δｔを有する２般式分相器から
なる。ＮＡＮＤゲート６の出力は、セット入力（Ｓ）に
接続され、分相器のタップは、交差結合された２個のＮ
ＡＮＤゲー１〜７と８からなる実際のランチ１０のリセ
ット入力（Ｒ）に接続されている。ラッチ１０は、デー
タ出力＋Ｄｏおよび反転データ出力−Ｄｏを含んでいる
。さらに、この回路は、ＮＡＮＤゲート８に送られるリ
セット入力−ＲＥＳを含んでいる。

第３Ａ図および第３Ｂ図には、使用される技術で必要な
信号の極性（−５＋）も示しである。第３Ｂ図は、マス
ター／スレーブ表現である。

データは、外部人力１１〜Ｉｎを介してかかる組合せ論
理回路を含むチップに印加され、外部出力０１〜Ｏｍを
介し読み出される。この論理は、その機能に応じて、第
１列Ｃ１のラッチ２が部分回路、すなわち機能組合せ論
理回路Ｆ−ＬＯＧＩのみをサポートし、第ｎ−１列０ｎ
−１のラッチ２が機能組合せ論理回路Ｆ−ＬＯＧ−１の
みをサーボートし、最後の列Ｃｎのラッチ２がチップ上
の最後の機能組合せ論理回路Ｆ−ＬＯＧのみをサポート
するような構造になっている。

第２レベルから第ｎレベルまでの機能組合せ論理回路は
、それぞれ外部入力、すなわちＩｎ−１とＩｎ、ならび
に内部入力１〜Ｙ−１および１〜Ｚ−２を含んでいる。

これらの内部入力は、またラッチ２を介して機能組合せ
論理回路の内部出力に接続されている。同様に、かかる
回路構成はまたフィードバック線ＦＢＬを介して次の機
能組合せ論理回路の出力に接続されているラッチ２を含
む。

この機能組合せ論理回路のデータ転送の制御は、オーバ
ーラツプしない機能システム・クロックＦ−ＣＬＩ、Ｆ
−ＣＬ２、Ｆ−ＣＬ３によって実施される。さらに、こ
れらの機能システム・クロックは、互いに独立している
。

機能組合せ論理回路を物理的にもテスト可能にするには
、テストパターンが入力に印加可能でなければならない
。これらの機能組合せ論理回路の印加されるテスト・パ
ターンに対する応答（結果）は、それらの出力でアクセ
スして、それを期待される名目値と比較できるものでな
ければなならない。論理回路の入力接続および出力接続
の大部分け、外部チップ端子を介してはアクセスできな
いので、ＬＳＳＤ設計原理にしたがって各内部ラッチに
補助ラッチを連結し、チップ上にそれを設ける（第３Ｂ
図）。第２図の極性保持ラッチ（ＬＴ）を修正して、シ
フト可能性を導入するには、ラツチにクロック入力ゲー
トを追加し、かつ補助ラッチ（上述のスレーブ・ラッチ
）を設けることが必要である。シフト機能のための追加
されるクロック入力ゲートを経て延びる第１のラッチは
、マスター・ラッチ（ＭＬＴ）と呼ばれる。スレーブ・
ラッチ（ＳＬＴ）は、あるシフト・レジスタ・ランチ（
ＳＲＬ）から次のシフト・レジスタ・ラッチへのシフト
中にデータ・ビットを一時記憶するためのバッファとし
て使われる。この２つのラッチを物理的に組み合わせた
ものが、第２図の１個の単一内部記憶素子ＬＴである。

この内部記憶素子は、同時に上記のシフト・レジスタ・
ラッチＳＲＬを含んでいる。第３Ｂ図では、このシフト
・レジスタ・ラッチを記号で表わしである。テスト中、
チップ上のすべてのラッチを１つまたはいくつかのシフ
１−・チェーンの形に結合する。最も簡単な場合、１つ
のシフ！〜・チェーンは、４個の外部接続、すなわち、
データ入力ＳＨ−１，データ出力５Ｈ−０、およびシフ
ト・クロック５Ｈ−ＣＬｌと５Ｈ−ＣＬ２用の接続が必
要である。すなわち第２図の論理構造を修正した構造を
第４図に示す。

第４図のラッチ２の図かられかるように、このラッチは
、２個のＡＮＤ入力（Ａ）を備えたマスク・ランチ（Ｍ
ＬＴ）３とスレーブ・ラッチ（ＳＬ”ｆ”）からなる。

また、シフト・データ用の出力ＳＨ−○が追加されてお
り、これはたとえば次の論理構造のシフト入力へ前送り
することができる。

これは、第３Ｂ図に線５として示しである。線５は、各
シフト・レジスタ・レベル（ＬＴ＝ＳＲＬ）のシフト・
データ出力５Ｈ−０をそれぞれ次のレベルのシフト・デ
ータ入力５Ｈ−Ｉと接続することにより、シフト・レジ
スタ・レベルを連結してチェーンにする。

基本的に、スレーブ・ラッチは、シフト・クロック５Ｈ
−ＣＬ２で動作する簡単な極性保持ラッチとして実現す
ることができる。ただし、マスク・ラッチとスレーブ・
ラッチの両方を、ノイズ信号のないＤラッチ（Ｄ−フリ
ップ・フロップとも呼ばれる）として実現することもで
きる。

スレーブ・ラッチと（マスタ）極性保持ラッチのＳ　Ｈ
−ＣＬ　ｌクロック入力ゲートは、通常のチップ動作に
適用されないテスト回路であるため、ラッチ２に必要な
シリコン上の面積が増加するという欠点がある。超大規
模集積（ＶＬＳＩ）方式で作られるチップ上のかかるラ
ッチの数が通常非常に多いことを考慮すると、この面積
増加はかなりの量になる。

したがって、超大規模集積チップ、とくに論理チップの
シリコン面積を節約する目的で、いくつかの提案が出さ
れている。提案された方法のほとんどすべては、シフト
・レジスタまたはシフト・レジスタ・チェーンをマスク
・ラッチのみから構成し、シフト動作中にバッファの役
割をするスレーブ・ラッチは全く放棄することにもとづ
くものである。しかし、極性保持マスク・ラッチを連結
してシフト・レジスタにする際には、バッファ機能は全
くないので、特別の手段を講じない限り。

情報の５０％は失なわれることになる。これは、超大規
模集積チップのエラー・テストでは容認できない。

スレーブ・ラッチ用に余分のシリコン面積を必要とせず
に、かかるデータ損失をなくする提案が、ＩＢＭ　Ｔｅ
ｃｈｎｉｃａｌ　Ｄｉｓｐｃｌｏｓｕｒａ　Ｂｕｌｌｅ
ｔｉｍ、　１９８０年９月、ｐρ、１５０４〜１５０５
に記載されている。

超大規模集積論理チップをテストするため、そこに機能
的極性保持（マスク・）ラッチのみからなるシフト・チ
ェーンが形成される。ただし、マスク・ラッチの連結は
、かかるシフト・レジスタの１つのレベルが２個の「マ
スク・」ラッチからなり、そのそれぞれがスレーブ・ラ
ッチすなわち１ビツト・バッファの機能を改造するよう
な形で行なわれる。チップ上に互いに時間に関して独立
な、機能的「マスタ」ラッチを伴なう論理グループが見
つかる（通常はそうである）とき、信号レベル従属設計
原理に従って、かかるシフト・レジスタ構造を論理チッ
プ中に作成することができる。

すなわち、少くとも２つの１時間に対して独立なグルー
プが必要である。したがって１時間Ｔ１のとき、テスト
のためにグループエが活動化され、第２のグループ■は
それより後の時間Ｔ２で始めてテストに使用される場合
、グループ■のマスタ・ラッチを時間Ｔ１ではシフト・
レジスタ・チェーンのスレーブ・ラッチとして使用でき
る（逆も同様）。

別の提案が、ＩＢＮ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌ
ｏｓｕｒｅＢｕｌｌｅｔｉｎ、　１９８０年７月、ｐ９
．６４７〜６４８に記載されている。この場合、互いに
時間的ではなくて論理的に独立なマスク・ラッチのグル
ープが連結されて、シフト・レジスタ・チェーンになる
。このシフト・レジスタ・チェーンは、機能的マスク・
ラッチが充分な数だけ利用可能なため、（バッファ）ス
レーブ・ラッチ機能を持たせることができる。

さらに、特開昭５７−７８６９８号公報には、高度集積
技術による論理または記憶半導体チップの一部分である
、テスト用シフト・レジスタが記載されている。このシ
フト・レジスタは、（上記のクツロクＳ　Ｈ−ＣＬ　１
と５Ｈ−ＣＬ２に対応する）Ａ／Ｂクロックによって切
り換わり、その個々のレベルがそれぞれマスク・ラッチ
とスレーブ・ラッチからできている。その発明によれば
、シフト・レジスタ中のマスク・ラッチがマスク・グル
ープに分割され、選択信号によって選択される。

この場合、サブ・チェーンを形成する各グループのマス
タ・ラッチには、データのシフトのためにスレーブ・ラ
ッチが物理的に付随し、同時に、選択されなかったマス
ク・ラッチのグループは、仮想シフト・レジスタ・レベ
ルのチェーンを形成する。

この場合も、極性保持マスク・ラッチをうまくグループ
に分割することにより、スレーブ・ラッチ用に余分のシ
リコン面積を必要とせずに、シフト中にバッファの機能
を実行する。シフト・レジスタ部分レベルが形成される
。

特開昭５７−５００５５号公報には、別のテスト用シフ
ト・レジスタが記載されている。このシフト・レジスタ
も、やはり記憶チップまたは論理チップ上に配置され、
そのラッチは、既に機能用としてチップ上にある素子か
ら構成される。その発明の基本概念によれば、第１のシ
フト・チェーンがそのシフト・レジスタ全体を形成する
すべてのラッチを含み、第２のシフト・チェーンが第２
のラッチのみを含み、以下同様にして最後の部分カスケ
ードが２個のラッチだけを含むようなカスケード方式で
、それらの機能ラッチ（マスタ・ラッチ）を連結してシ
フト・チェーンが作られる。

チップ構造の深部にテスト・データを導入し、結果デー
タを読み出す問題は、特開昭５９−２２１７５２号公報
で実証されるように、ＬＳＳＤ設計原理にもとづいて構
成された高度集積論理チップおよび記憶チップのテスト
・システム側から取り組まれてきた。

上記の公開公報によれば、電子データ処理システムのエ
ラー・テストおよび診断のために、処理装置および処理
ユニットを構成する論理回路を通常接続する特定のマス
ク・ラッチが連結されてアドレス可能マトリックスとさ
れ、そのマトリックスがシステム・バスを介して保守お
よび操作用処理装置または外部テスタに接続される。後
者は、システム・バスを介してマトリックスへアドレス
を伝送し、テスト・データをアドレスされた記憶素子に
転送し、それらの記憶素子はそれを論理回路に転送し、
それらの論理回路はそれらのテスト・データに応答して
、得られた部分結果データを記憶素子にバスする。次の
ステップで、保持／操作用処理装置または外部テスタが
、エラー解析と診断のため、マトリックスとして連結さ
れた記憶素子からシステム・バスを介してそれらの結果
データを呼び出す。

したがって、この場合、シフト・レジスタは使われない
。実際には、論理設計で必要とされ、論理回路を相互接
続しているマスク・ラッチが、マトリックスに構成され
、それがテスト・データの入力と結果データの出力のた
めに適宜アドレスされる。

とくに、集積回路のテス１−に使うと特定の利点をもつ
、上記の特開昭５７−５００５５号公報に記載されてい
るカスケード・シフトの概念は、下段で説明するような
極超大規模集積（ＵＬＳＩ）チップのテストにはまだ適
用されていない。

カスケード・シフト・レジスタの場合、第５図に示すよ
うに、機能ラッチ（ＬＴｉ）２がカスケード形に連結さ
れてシフト・チェーンとなり、バッファ機能用の特定の
スレーブ・ラッチは不要である。各ラッチは、第１のシ
フト・チェーンＣＨ工が、直列接続された完全なシフト
・レジスタの形ですべての機能ラッチＬＴＩ〜ＬＴ８を
含む形で接続されている。第２のシフト・チェーンＣＨ
■は、偶数番のラッチＬＴ２．ＬＴ４、ＬＴ６゜ＬＴ８
のみを接続している。第５図では、８個の機能（マスク
）ラッチ用の３個のシフト・チェーンＣＨＩ−ＣＨＩｎ
だけを示しである６機能ラッチが９個以上の場合は、４
個以上のシフト・チェーンを形成しなければならない。

これらのカスケード・シフト・チェーンのうちのどれが
テスト・シフト中の各時間に動作されるかは、第６図に
示す制御信号ＴＧＯとＴＧＩによって決定される。これ
らの入力信号とそれに対応するデコード回路（ＤＥＣ）
１０ａにより、関連するクロック・ドライバＣＬ−ＤＲ
が活動化される。こうして、各カスケード・シフト・チ
ェーンの対応する接続の形状が、チップ外から選択され
る。シフト・クロック５Ｈ−ＣＬｌと５Ｈ−ＣＬ２によ
って、機能ラッチの各チェーン（並列シフト）が活動化
できる。

カスケード・シフト・チェーン中でのシフト中、各第２
機能ラッチＬＴ２、ＬＴ４、ＬＴ６、ＬＴ８はそれに対
応する機能ラッチ（マスク・ラッチ）用のバッファ（ス
レーブ・ラッチ）として使われる。機能上は、すべての
ラッチは、マスク・ラッチとして使われる。機能ラッチ
（ＬＴｉ）が複数のカスケード・シフト・チェーンに参
加できるようにするため、それらの大部分には複数のシ
フト入力が与えられている。第６図には、また機能クロ
ックＦ−ＣＬｉおよび機能データＦ−Ｄ用の線、ならび
に図示した３個のシフト・チェーンＣＨＩ〜ＣＨＩＩＩ
用のシフト・クロック信号ＣＬＩＩ、ＣＬｌ２、ＣＬｕ
１、ＣＬｕ２．ＣＬＩＩＩＩ、ＣＬＩＩＩ２が含まれて
いる。

第５図を参照して、このシフト過程を説明することがで
きる。特に重要である機能ラッチＬＴ８は、その出力が
チップ端子しこの場合５Ｈ−０）に直接接続されている
ため、テスト装置によって直接観測することができ、そ
の内容を直接受取ることができる。機能ラッチＬＴ８の
情報をテスト装置が受は取った後、このラッチは自由に
なり。

したがって次に機能ラッチＬＴ４　（マスク・ラッチ）
の情報をシフト・アウトするためのバッファ（スレーブ
・ラッチ）として使用できる。線区間１１．１２．１３
．２６に沿って、シフト経路ができている。、ｍ区間１
２と１３の間に機能ラッチＬＴ４が設けられ、線区間１
３と２６の間にスレーブ・ラッチＬＴ８が設けられてい
る。第６図に示すように、そのためにカスケード・シフ
ト・チェーンＣＨＩＨが信号ＴＧＯとＴＧＩによって選
択され、シフト・クロック５Ｈ−ＣＬＩと５Ｈ−ＣＬ２
によって動作される。

機能ラッチＬＴ４の内容がシフト・アウトされ、テスト
装置がそれを受は取った後、このラッチは自由になり、
やはリバツファ（スレーブ・ラッチ）として使用できる
。したがって、２個のラッチＬＴ４とＬＴ８が自由であ
り、カスケード・シフト・チェーンＣＨ１１内部でスレ
ーブ・ラッチとして使用できる。第５図で、このシフト
経路は、線区間１１．１４．１５，１６．１７．２６に
対応し、それぞれの線区間にラッチＬＴ２、ＬＴ４、Ｌ
Ｔ６、ＬＴ８が挿入されている。

このシフト・チェーンが再度信号ＴＧＯとＴＯｌによっ
て選択され、シフト・クロック５Ｈ−ＣＬｌと５Ｈ−Ｃ
Ｌ２によってシフトが行なわれる。

機能ラッチＬＴ６とＬＴ２の内容がシフト・アウトされ
、テスト装置がそれを受は取った後、これらのラッチも
自由になり、したがって既に自由になっているラッチＬ
Ｔ８およびＬＴ４と共に。

カスケード・シフト・チェーンＣＨＩ内部でスレーブ・
ラッチとして使用できる。このチェーンも、上記の信号
によって選択され、活動化される。その助けによって、
また残りのラッチＬＴ７、ＬＴ５、ＬＴ３、ＬＴＩ中の
情報をシフｌ−・アアトし、テスト装置がそれを受は取
ることができる。すなわち、カスケード・シフト・チェ
ーンＣＨ−１は、線区間１１．１８．１９．２０．２１
．２２．２３．２４，２５．２６に沿って延びる。

第５図に示すような、カスケード・シフトの概念にもと
づいて設計された順序論理のラッチ接続構造は、線区間
１１．１８．２７．２８．２９．３０．３１．３２．３
３．３４．３５．３６．３７．３８．３９．４０．２６
に沿った機能的動作が行なわれるように作成されている
。したがって、これらは、ラッチＬＴＩ〜ＬＴ８を機能
論理（Ｆ−ＬＯＧ）１に接続する線区間である。

Ｃ０発明が解決しようとする問題点 この既知のカスケード・シフト概念の欠点は、チェーン
の長さが増すにつれて、ラッチ入力の数もかなり増加す
ることである。第６図からはっきりわかるように、ＬＴ
４の場合が特にそうである。

内部ドツト接続（ガルバニック接続）の数が多いことは
、この場合、問題である。

この既知のカスケード・シフト技術の欠点が、それが極
超大規模集積チップのテストに使用されない理由である
。

したがって、カスケード・シフト技術を極超大規模集積
チップにも利用できるようにするための手段を提供する
ことが、本発明の目的である。

Ｅ、実施例 第５図または第６図にもとづくカスケード形シフト・レ
ジスタ配置にもとづいて、多数の個別カスケード・シフ
ト・チェーン・グループをジグザグ形に配置し、個々の
カスケード・シフト・チェーン・グループの機能ラッチ
ＬＴ８を、グループとは独立に、第１図に示すように通
常のＬＳＳＤシフト・チェーン、または仮想シフト・チ
ェーン（特開昭５７−７８６９８号公報の参照）あるい
は他のシフト回路またはアクセス回路に接続することが
できる。この新しいチェーンを、カスケード・シフト・
チェーンＣＨＯと呼ぶ。カスケード・シフト・チェーン
ＣＨＯにより、ラッチ（Ｍ）　ＬＴ８を直接に、すなわ
ち個々のカスケード・シフト・チェーン・グループを使
用せずに、読み取りまたはセットすることができる。こ
のようにして、非常に重要な問題、すなわち１個々のカ
スケード・シフト・チェーン・グループのシフト・イン
の際に生じる対称性の問題が解決される。すなわち、個
々のカスケード・シフト・チェーン・グループを、シフ
ト・イン過程（シフト・レジスタ・レベルを特定のビッ
ト組合せにセットする）中も、第７図の部分タイミング
図にもとづいて、完全に対称的に動作させることができ
る。

ラッチＬＴＩに対してチップの外部から直接アクセスを
可能にするため、それらの入力が対応するラッチ（Ｍ）
ＬＴ８の出力に直接接続されている。カスケード・シフ
ト・チェーンＣＨＯは、テスト制御信号ＴＧＯとＴＧＩ
の追加コード・ワードによってシフト・クロック５Ｈ−
ＣＬＩと５Ｈ−ＣＬ２から導かれる派生シフト・クロッ
クによって、別々に動作させることができる。これらの
コード・ワード（Ｏｌ）、（１０）、（１１）の例が、
第６図のデコーダ１０ａ中に表わしている。

ジグザグ形構造のカスケード・シフト・チェーン・グル
ープを使うと、極超大規模集積チップのすべての機能ラ
ッチＬＴｉの情報が、すべての個別カスケード・シフト
・グループの並列シフト処理およびその後のカスケード
・シフト・チェーンＣＨＯの独立したシフト処理の複合
操作によって、第７図に詳しく示すように、シフト・イ
ンまたはシフト・アウトすることができる。

すなわち、この配置を使うと、ＵＬＳＩチップ上の個々
のシフト・グループの高速対称シフト処理を利用するこ
とが可能になる。

第１図にもとづくジグザグ形シフト・チェーン配置から
出発して、第７図に情報の対称シフト・インのタイミン
グ図を示す。星印（傘）のついた上から９行目は、シフ
ト・データ入力ＳＨ−ｒにある入力情報のためのラッチ
、およびそのクロック期間を示す。さらに、第７図から
、シフト・インの場合、１つのシフト・クロック、たと
えばシフト・クロック５Ｈ−ＣＬＩだけと、制御信号Ｔ
ＧＯおよびＴＧＩが必要であると結論することができる
。派生クロックとしては、ＣＬＯＩ、ＣＬ■１、ＣＬＩ
［Ｉｌが必要である。それぞれ活動状態のチェーンＡＣ
Ｔ−ＣＨが、第７図の最後の行に示しである。５Ｈ−Ｏ
Ｐ行には、様々な個別シフト動作が示しである。

シフト・クロック５Ｈ−ＣＬＩの最初のパルスが発生さ
れて、かつ信号ＴＧＯとＴＧＩが２進値１にセットされ
ると、クロック信号ＣＬＩｎ１が発生され、シフト・チ
ェーンＣＨ■を活動化する。

これにより、ラッチＬＴＶ用に決められた、シフト・レ
ジスタ入力５Ｈ−Ｉの情報を、ラッチＬＴ４中にシフト
することができる。

シフト・クロック５Ｈ−ＣＬＩの第２のパルスが生成さ
れると、ＴＧＯ＝１およびＴＧ１＝Ｏのとき５派生クロ
ック・パルスＣＬＩＩＩが発生され、チェーンＣＨＩが
活動化される。

こうして、ラッチＬＴ７用としてラッチＬＴ４へシフト
されてきた情報が、次にラッチＬＴ６中にシフトされる
。同時に、ラッチＬＴａ用として決定されたシフト・デ
ータ入力５Ｈ−１の情報がラッチＬＴＺ中にシフトされ
る。

シフト・クロックの第３のパルスが発生されると、ＴＧ
Ｏ＝１かつＴＧ　１　＝Ｏのとき、再度クロック・パル
スＣＬＩＩＩＩが生成され、それがシフト・チェーンＣ
ＨＩＩＩを活動化する。こうして、ラッチＬＴＳ用の情
報が、ラッチＬＴ４中にシフトされる。以前のクロック
でラッチＬＴ４の内容がラッチＬＴｅ中にシフトされた
ため、情報の損失なしに上記のことが可能である。

このようにして、様々なラッチＬＴｉ用の情報が、シフ
ト・データ入力５Ｈ−Ｉを介して各ラッチに達する。先
に指摘したように、ラッチＬＴ８は、カスケード・シフ
ト・チェーン・グループの接続チェーンの一部分である
ので、特定の位置を占める。ラッチＬＴ８は、最後にデ
ータを印加されるラッチで、最後のシフト・クロック・
パルスが、ＴＧＯ＝ＯかつＴＧ１＝Ｏのとき派生クロッ
ク・パルスＣＬＯＩを発生する目的で使用される。

それによってシフト・チェーンＣＨＯが活動化され、ラ
ッチＬＴ８に対する情報をシフト・データ入力ＳＨ−１
から直接受は取る。したがって、最上段のカスケード・
シフト・チェーン・グループＫＳＧＯのすべてのラッチ
ＬＴ１〜（Ｍ）ＬＴ８に情報がロードされる。今考察し
たカスケード・シフト・チェーン・グループの最後にあ
るマスク・ラッチＭＬＴ８とスレーブ・ラッチＳＬＴか
らなるマスタ／スレーブ・ラッチ組合せについては、こ
こでは考察しない。

シフト・アウト過程をたとえばカスケード・シフト・チ
ェーン・グループＫＳＧＯに関して説明するため、それ
にデータがロードされているものと仮定する。シフト・
アウト過程は、第８図に示すように、シフト・クロック
５Ｈ−ＣＬ２とそれから導かれる派生シフト・クロック
ＣＬＯ２、ＣＬＩ２、ＣＬＩＩ２、ＣＬＩ２によって制
御される。

これらの派生クロック信号を発生するため、制御信号Ｔ
ＧＯとＴＧＩは、第８図に示すように進行する。シフト
・アウト過程の始めに、ラッチ（Ｍ）ＬＴＢ中の情報が
シフト出力５Ｈ−０’で使用可能である。派生シフト・
クロックＣＬｍ２によってチェーンＣＨｍが活動化され
、ラッチＬＴ４の内容がＬＴ８に達して、シフト出力Ｓ
Ｈ−〇’　にもたらすことができる。

第８図で、シフト出力Ｓ　Ｈ−０’　にもたらすことが
できる情報は、星印（＊）をつけた行に示しである。

次のクロック期間に１派生クロックＣＬ■２によってチ
ェーンＣＨＩＩが活動化され、ラッチＬＴ６の内容をラ
ッチＬＴ８を介してシフト出力で取り出すことができる
。同時に、ラッチＬＴＺ中の情報がラッチＬＴ４に移る
。

次に１派生クロックＣＬＩＩＩ２が発生して、シフト・
チェーンＣＨｍを活動化する。ラッチＬＴ８を介してラ
ッチＬＴ６の内容を既に出力することができたので、ラ
ッチＬＴ８は現在自由であり。

したがってシフト・チェーンＣＨＨの経路に沿ってラッ
チＬＴ４の内容がＬＴ８に達する。続いて派生シフト・
クロック・パルスＣＬＩ２がシフト・チェーンＣＨＩを
活動化させ、その結果、ラッチＬＴ７中の情報がラッチ
ＬＴ８を介して読み出しのためシフト・データ出力に達
する。同時に、ラッチＬＴ５の内容がラッチＬＴ６に転
送され、ラッチＬＴ３の内容がラッチＬＴ４に転送され
、最後にラッチＬＴＩの内容がラッチＬＴ２に転送され
る。

第８図に示した形で、最終的にラッチＬＴ４の内容は、
最終情報としてラッチＬＴ８に達し、したがってシフト
・データ出力ＳＨ−〇′に達し、そこから別のユーザに
転送できる。

第１図、さらに詳細には第９Ａ図および第９Ｂ図には、
シフト・チェーンＣＨＯによって相互接続された１合計
８個のカスケード・シフト・チェーン・グループＫＳＧ
Ｏ〜ＫＳＧ７からなる配置が示しである。このシフト・
チェーンＣＨＯは、マスク・ラッチ（ＭＬＴ８）５０を
６４に接続する。第１図ならびに第９Ａ図および第９Ｂ
図には、この接続が、マスタ・ラッチ５０と、マスタ・
ラッチ５０に直列接続されそれ自体が次の段のマスタ・
ラッチ５２に接続されているスレーブ・ラッチ５１とを
含む通常のシフト・レジスタ配置の形で示しである。そ
れぞれ第１図または第９Ａ図および第９Ｂ図にもとづく
配置を制御するために。

別の制御信号Ｇｏが導入される。この制御信号ＧＯは、
クロック信号ドライバＣＬ−ＤＲＩと一緒に、シフト・
チェーンＣＨＯの動作に必要な派生シフト・クロック信
号ＣＬＯ１とＣＬＯ２の発生を制御する。

シフト・データ入力５Ｈ−１を介して情報をシフト・イ
ンするため、ラッチ（ＬＴ７）７０〜７７用の情報が６
対の派生シフト・クロックＣＬＯ１／ＣＬＯ２およびク
ロックＣＬＯ１の７番目のクロック・パルスによってシ
フト・チェーンＣＨＯに読み込まれる。シフト・チェー
ンＣＨＯは、第１図に示すように、たとえば通常のシフ
ト・レジスタとすることができる。続いて、すべてのシ
フト・チェーン・グループＫＳＧＯ〜ＫＳＧ７でクロッ
ク・パルスＣＬｍｌによってチェーンＣＨ■が活動化さ
れ、その結果、第７図の左端のセクションに活動（Ａ　
ＣＴ）チェーンＣ）（ＩＩＩに関して示したのと同じ過
程が実現される。それに続いて、チェーンＣＨＯの次の
再ロードが行なわれる。このときチェーンＣＨＯは、ラ
ッチ（ＬＴ３）８０〜８７の情報を受は取る。

次に、論理的結果としてシフト・チェーンＣＨ■が活動
化され、その結果、８つのシフト・チェーン・グループ
のすべてで、第７図の左から２番目のセクションに示す
ような過程が実行される。

このようにして、シフト・チェーンＣＨＯと他のシフト
・チェーンＣＨｉは、ラッチ（ＬＴ８）５０〜６４を除
くすべてのラッチがロードされるまで、交互に活動化さ
れる。これらのラッチ５０〜６４は、上記のようにシフ
ト・チェーンＣＨＯを構成しており、その最後の活動化
によりロードされる。第１０Ａ図および第１０Ｂ図の下
側には必要なシフト動作５Ｈ−ＯＰが示されている。

第１図または第９Ａ図および第９Ｂ図に示す、データで
完全にロードされた回路配置でシフト・アウトを行うに
は、情報をシフト・インする場合と同様に、シフト・チ
ェーンＣＨＯと他のチェーンＣＨｉを交互に活動するこ
とが必要である。しかし、シフト・アウト過程では、ま
ずシフト・チェーンＣＨＯが派生シフト・パルス対ＣＬ
ＯＩとＣＬＯ２によって使用可能になる。第１１図で星
印（＊）をつけであるシフト・データ出力５Ｈ−Ｏで、
スレーブ・ラッチ（ＳＬＴ）６５がまず派生シフト・ク
ロックＣＬＯ２によってシフト・アウトされる。その内
容は無視される。それに続いて、ＬＳＳＤシフト・チェ
ーンＣＨＯの通常のシフト・レジスタ動作が起こり、そ
れによって、このチェーンのすべてのラッチ（ＭＬＴ８
）５０〜６４の内容がシフト・アウトされる。続いて、
すべてのシフト・チェーン・グループＫ　Ｓ　Ｇ　Ｏ＝
　ＫＳＧ７について、シフト・チェーンＣＨ■が並列に
活動化され、その結果、第８図の左のセクションに示し
た過程が実行される。

シフ；・・イン過程と同様に、シフト・アウト過程も７
回繰り返され、したがって、シフト・チェーンＣＨＯが
最後に活動化されたとき、第１のラッチ（ＬＴＩ）１１
０〜１１７の内容が、シフト・チェーンＣＨＯの一部で
ある最終ラッチ（ＭＬＴ８）５０〜６４にあり、そこか
ら通常のシフト・レジスタ動作によってシフト・データ
出力ＳＨ−〇に到達する。

本発明の目的を実現するための、すなわちテスト用のバ
ッファとしてのみ必要なスレーブ・ラッチに要するシリ
コン面積を節約するための配置が、第１２図に提示され
ている。第１２図では、第１図または第９Ａ図、第９Ｂ
図に示したようなシフト・チェーンＣＨＯの代りに、既
知の仮想シフト・レジスタ・チェーンが使われている。

第１３図に別の実施例が示されている。ここで、シフト
・チェーンＣＨＯはカスケード・シフト・チェーンとし
て設計されている。この最後の実施例では、もはやテス
ト用バッファとしてのスレーブ・ラッチは全く要らない
。

半導体チップ上の回路密度が高いので、多数のラッチを
シフト可能構造に相互接続できるようにするには、別の
グループを使わなければならない。

よりコンパクトな配置の例が、第１４Ａ図ないし第１４
Ｅ図に示されている。そこでは１合計８つの配置が第１
３図にしたがって接続されている。

これらの配置は、それを完全に制御するために。

もう１つの制御信号、すなわちＧ１があればよい（第９
Ａ図、第９Ｂ図も参照のこと）。第９Ａ図、第９Ｂ図を
第１４Ａ図ないし第１４Ｅ図と比較すれば具体的に証明
されるように、この追加制御に要するものは非常に僅か
で、すなわち、もう１つのクロック・ドライバ・グルー
プと１個のデコーダだけが必要である。デコーダが必要
なのは、ジグザグ形レベル（＝シフト次元）の選択用で
ある。

それについては下で説明する。

最下位の（第１の）ジグザグ形レベルＬＶＬＯ（＝第１
４Ｆ図のシフト次元ＤＩ）には、すべてのシフト・チェ
ーンＣＨＯが設けられている。説明の便宜上、これらの
チェーンをＣＨＯ−ＬＶＬＯで示すことにする。このレ
ベルは、さらにすべてのシフト・チェーン・グループＫ
ＳＧＯ−ＫＳＧ７のシフト・チェーンＣＨＩ、ＣＨＩＩ
、ＣＨＩＩＩを含んでいる。

チＸ−ン（ＣＨＯ−ＬＶＬＯ）（７）それぞれの最後の
ラッチ２００〜２０７，３００〜３０７、・・・・９０
０〜９０７を相互接続することにより、シフト・チェー
ン・グループＣＨＯ−Ｌ’ＶＬＩ　−０〜ＣＨＯ−ＬＶ
ＬＩ−７が構成され、そのそれぞれの最後のラッチ２０
７．３０７、・・・・、９０７を相互接続することによ
り、シフト・チェーン・グループＣＨＯ−ＬＶＬ２を構
成することができ、後者のシフト・チェーン・グループ
は、第３のジグザグ形レベルＬＶＬ２を形成する（ＬＶ
Ｌ２は、シフト次元Ｄｍと対応する）。

すべてのシフト・レジスタ段を充電および放電させるた
めの３つのジグザグ形レベルの選択と制御は、上記の制
御信号Ｇｏと０１のデコードによって実行される。その
ために、デコーダ１０ａが設けられている。

各ジグザグ形レベル（またはシフト次元）の個々のカス
ケード・シフト・チェーン・グループは、２つのシフト
・クロックＳ　Ｈ−ＣＬ　１および５Ｈ−ＣＬ２から発
生される派生クロック信号ならびに２つの制御信号ＴＧ
ＯおよびＴＧＩによって動作する独立の構造である。派
生クロック信号は、上で説明したＣＬＯｌ、ＣＬＩＩ％
ＣＬＩ２、・・・・ＣＬＩＩＩ２等である。

シフト動作中にシフト・チェーンを編成し直すために、
外部から直接印加される選択信号を厳密なデコードによ
ってそれから導かれる制御信号ではなくて、ラッチを制
御するための時間クロック信号のみが使われることは、
とくに重要である。

したがって、各ジグザグ形レベル（シフト次元）の多次
元シフト構造に関連して、各レベルは、いくつかのジグ
ザグ形レベルで共用されるデコーダ回路からの制御信号
によって２つの厳密なシフト・クロック信号５Ｈ−ＣＬ
Ｉと５Ｈ−ＣＬ２から導かれる専用のクロック信号を使
用し、その際テストすべきチップに印加されるテスト選
択信号ＴＧＯとＴＧＩが重要な役割を果たす。個々のジ
グザグ形レベルの制御には、追加的選択信号Ｇｏと０１
が使われる。これらの追加的選択信号は、デコードされ
た後、個々のジグザグ形レベルのためのクロック・ドラ
イバ回路ＣＬ−ＤＲを直接活動化する。したがって、シ
フト・チェーンを制御するのに必要な回路段の数を減ら
すことができる。

第１５図は、第１４Ａ図ないし第１４Ｆ図に示すような
カスケード・シフト・グループのジグザグ形配置におけ
る２″＝５１２個のラッチへの情報の対称的シフト・イ
ンのタイミング図である。

第１５Ａ図、第１５Ｂ図のタイミング図は、複数の部分
タイミング図ＡＯ−０、ＢＯ−０、ＡＯ−１、ＢＯ−１
、・・・・、ＢＯ−６、ＡＯ−７、ＣＯから構成され、
第１４図の大規模グループＧＲｍを完全にロードするに
は、第１５Ｃ図に概略的に示すように、それが７回繰り
返され、すなわち８回実行される。

部分タイミング図ＡＯ−０を実行すると、第３のジグザ
グ形レベルＬＶＬ２　（シフト規模ＤＩ［［）の接続カ
スケード・チェーン・グループのラッチが、最後のラッ
チを除いてすべてセットされる。

すなわち、ラッチ２０７．３０７．４０７．５０７．６
０７．７０７．８０７がセットされる（第１４Ａ図ない
し第１４Ｅ図参照）。第１のチェーンｃＨｏ−ＬＶＬＩ
−ｉのラッチ２００〜２０６に対する情報がシフト・デ
ータ入力５Ｈ−１に印加されるので、最後のラッチ９０
７にロードするためのシフト動作は不要である。すなわ
ち、第６図および第９Ａ図、第９Ｂ図の配置をロードす
る場合と同じ関係である。

次の部分タイミング図ＢＯ−０は、第２のジグザグ形レ
ベルＬＶＬＩ　（次元Ｄｎ）の接続カスケード・チェー
ン・グループにおいてそれらのラッチ中の情報を同時に
転送するために必要であり、第１のチェーンＣＨＯ−Ｌ
ｖＬ１−１のセツティングは、シフト・データ入力ＳＨ
−Ｉを介して行なわれる。したがって、２０７の内容が
シフト・チェーン・グループＫＳＯＩ−０のラッチＬＴ
４に運ばれ、３ｏ７の内容がＫＳＧ２−０のラッチＬＴ
４に運ばれ、４０７の内容がＫＳＧ３−０のＬＴ４に運
ばれ、以下同様にして、最後に８０７の内容がＫＳＧ７
−０のＬＴ４に運ばれる。

ここで、部分タイミング図ＡＯ−０が部分タイミング図
ＡＯ−１として繰り返される。

それに続いて、部分タイミング図ＢＯ−１が実行され、
それによってシフト・チェーンＣＨＯ−ＬＶＬ２の後続
のラッチ内容が第１のジグザグ形レベルＬＶＬＯ（シフ
ト次元ＤＩ）の接続カスケード・チェーン・グループに
渡される。

この過程が合計８回実行されると、接続カスケード・チ
ェーン・グループＣＨＯ−ＬＶＬＩ−ｉのすべてのラッ
チがセットされる。

８回の実行の終りに、部分タイミング図ｃｏが実行され
る。したがって、第２のジグザグ形レベルＬＶＬＩ　（
シフト次元Ｄｎ）のすべてのラッチが第１のジグザグ形
レベルＬＶＬＯ（シフト次元ＤＩ）のカスケード・シフ
ト・チェーン・グループに組み込まれ、その各ラッチ位
置を占める。−例を挙げると、ＬＴ４からの２００の内
容がＫＳＧＯ−１に、ＬＴ４からの２０１の内容がＫＳ
ＧＯ−２に、以下同様にして最後にＬＴ４からの９０６
の内容がＫＳＧ７−７に組み込まれる。

この８部分からなるタイミング図が合計８回実行された
後、第１のジグザグ形レベルＬＶＬＯ（シフト次元ＤＩ
）のすべてのラッチがセットされる。第２のレベルＬＶ
ＬＩ　（シフト次元ＤＩＩ）と第３のレベルＬＶＬ２　
（シフト次元ＤＩＩ［）も第１のジグザグ形レベルＬＶ
ＬＯ（シフト次元ＤＩ）の一部なので、これによりジグ
ザグ形配置全体のすべてのラッチがセットされる。この
場合も第３のジグザグ形レベルＬＶＬ２　（シフト次元
ＤＩＩＩ）の最後のラッチ９０７は抜かされるが、それ
は次にシフト・データ入力ＳＨ−１によって直接セット
できる。

第１４図にもとづく配置からの情報の読出し、すなりち
シフト・アウトは、第１６図のタイミング図にもとづい
て行なわれる。これも複数の部分タイミング図の形で表
わしである。まず、部分タイミング図Ａ’Ｏ−０にした
がって、第３のジグザグ形レベルＬＶＬ２　（シフト次
元Ｄｍ）の接続カスケード・チェーン・グループＣＨＯ
−ＬＶＬ２がシフト・アウトされる。

続いて、第２のジグザグ形レベルＬＶＬＩ　（シフト次
元Ｄｎ）の接続カスケード・チェーン・グループＣＨＯ
−ＬＶＬｌの各ラッチの内容が、部分タイミング図Ｂ’
０−０による１ラッチ位置のシフト・アウトにより、接
続カスケード・チェーン・グループＣＨＯ−ＬＶＬ２の
各ラッチにセットされる。

この過程を７回繰り返す（８回実行する）ことにより、
第１の接続カスケード・チェーン・グループＣＨＯ−Ｌ
ＶＬＩのすべてのラッチが読み出される。続いて、第１
のジグザグ形レベルＬＶＬＯ（シフト次元ＤＩ）のカス
ケード・シフト・チェーン・グループの各ラッチの内容
が、部分タイミング図Ｃ′０によって、接続カスケード
・チェーン・グループＣＨＯ−ＬＶＬｌ中でセットされ
る。

この場合も、この８部分からなるタイミング図を８回実
行することにより、ジグザグ形配置のすべてのラッチが
読み出される。

第１４Ａ＠および第１４Ｂ図は基本的に第３のグループ
ＧＲｍを詳細に表わしている。このようなグループをた
とえば８個結合することも可能である。その場合、構成
全体をロードまたはアンロードするには第１５Ｃ図およ
び第１６Ｃ図に示したシフト過程を８回実行しなければ
ならない。

第１４Ｆ図は、第１４Ａ図ないし第１４Ｅ図にもとづく
配置を見やすい形で表わしたものである。

この第１４Ｆ図で、カスケード・シフト・チェーン・グ
ループＫＳＧｉは、長さがａ（ラッチがａ個）の第１グ
ループＧＲＩに対応し、８つのカスケード・シフト・チ
ェーン・グループＫＳＧＯ−１＝ＫＳＧ７−ｉの配置は
、ａＸｂの２次元構造を有する第２グループＧＲ■に対
応する。ｂはこの構造中のシフト・チェーン・グループ
の数（今の場合は８）を表わす。

すべての２次元構造の最後のラッチ２０７．３０７．４
０７．５０７．６０７．７０７．８０７゜９０７は、相
互接続すると、長さＣ（この場合も８）のシフト・チェ
ーンをもたらす。かくて３次元構造ａＸｂＸｃを作成す
ることが可能であり、これは第３グループ０ＲＩＩＩと
なる。

シフト動作は、３次元構造ａＸｂＸｃ中で３っのシフト
次元Ｄ１．ＤＩＩ、ＤＩＩ［で実行される。この場合、
ａに沿ったシフトはシフト次元ＤＩに対応し、ｂに沿っ
たシフトはシフト次元Ｄ■に対応し、Ｃに沿ったシフト
はシフト次元Ｄｍに対応する。

Ｆ１発明の効果 本発明で提案するジグザグ形カスケード・シフト技術は
、一連の利点をもたらす。たとえば、レベル・センシテ
ィブ設計の原理にしたがってその論理回路が構成されて
いる極超大規模集積チップのテストが可能である。した
がって、回路が余り複雑ではなく、またテストを行なう
ためだけに設けられるチップ上の回路に要するシリコン
面積がわずかであるため集積密度がさらに高まるので。

コストが減少する。

さらに、個々のシフト・チェーンが完全に減結合されて
いるため、個々の論理グループやサブグループが異なる
速度で動作できるので、システムの観点からみてフレキ
シビリティを高めることもできる。最後に、マルチプレ
クサがほぼ全くまたは非常にわずかにしか要らないため
、より大きなアクセス速度が可能である。カスケード・
シフト・チェーンをジグザグ形にすると、一般に非常に
多数の機能ラッチがカバーできるという主な利点と。

個々のカスケード・シフト・チェーン・グループを非常
に短かく保てるという副次的利点が得られる。長いカス
ケード・シフト・チェーン・グループを使う場合に比べ
て、かなりの数のテスト回路が節約できる。さらに、個
々のラッチの入力の数が減る。

チェーン時間制御中で多重デコードが行なわれているた
め、制御回路の複雑さは、特にジグザグ形配置の場合、
無視できるほどである。ＬＳＳＤシフト・チェーンと仮
想シフト・チェーンを含むカスケード・シフト・チェー
ン・グループのジグザグ形配置でも、同様の理由があて
はまる。このようにテスト回路配置をジグザグ形にする
原理の利点が利用できる。これらの考慮には、重畳ラッ
チ・マトリックスによる概念も含まれ１通常のデータ流
れマルチプレクサに比べて余分の利点が得られる、すな
わち、超大規模集積チップの外部から第１のジグザグ・
レベルのラッチに高速でアクセスでき、かつ他のジグザ
グ・レベルに関しても高速でアクセスでき、したがって
、本発明を使わない場合に必要となる多重レベル・マル
チプレクサ回路による信号遅延なしに動作する。

【図面の簡単な説明】

第１図は、ジグザグ形カスケード・シフト・チェーン配
置の概略を示すブロック図。 第２図ないし第６図は、チップ上の高密度論理回路用の
既知の信号レベル従属設計の原理および。 シフト構造によるそれらの論理回路のテスト可能性を説
明するブロック図。 第７図は、第１図にもとづくジグザグ形カスケード・シ
フト・チェーン配置のカスケード・シフト・チェーン・
グループ（たとえばＫＳＧＯ）への情報のシフトを示す
タイミング図。 第８図は、カスケード・シフト・チェーン・グループ（
たとえばＫＳＧＯ）からの情報のシフトを示すタイミン
グ図。 第９Ａ図および第９Ｂ図は、第１図にもとづくジグザグ
形カスケード・シフト・チェーン配置の詳細な回路図。 第１０Ａ図および第１０Ｂ図は、第１図または第９Ａ図
および第９Ｂ図にもとづくジグザグ形カスケード・シフ
ト・チェーン配置への情報の完全なシフトのタイミング
図。 第１１Ａ図および第１１Ｂ図は、第９Ａ図および第９Ｂ
図にもとづくジグザグ形カスケード・シフト・チェーン
配置からの情報の完全なシフトのタイミング図。 第１２図は、接続シフト・チェーン（ＣＨＯ）を仮想シ
フト・レジスタとして設計した、第１図にもとづくジグ
ザグ形カスケード・シフト・チェーン配置の概略を示す
ブロック図。 第１３図は、接続シフト・チェーン（ＣＨＯ）をカスケ
ード・シフト・レジスタとして設計した。 第１図にもとづくジグザグ形カスケード・シフト・チェ
ーン配置の概略を示すブロック図。 第１４図は第１４Ａ図ないし第１４Ｅ図のつながりを示
す図。 第１４Ａ図ないし第１４Ｅ図は、３次元のシフトを行う
ジグザグ形シフト・チェーン配置の回路図。 第１４Ｆ図は、第１４Ａ図ないし第１４Ｅ図の概略を示
すブロック図。 第１５Ａ図および第１５Ｂ図は、第１４Ａ図ないし第１
４Ｅ図にもとづく配置への情報の完全なシフトのタイミ
ング図。 第１５ｃ図は、第１５Ａ図および第１５Ｂ図に示した部
分タイミング図のシーケンスを示す図。 第１６Ａ図および第１６Ｂ図は、第１４Ａ図ないし第１
４Ｅ図にもとづく配置からの情報の完全なシフトのタイ
ミング図。 第１６Ｃ図は、第１６Ａ図および第１６Ｂ図に示した部
分タイミング図のシーケンスを示す図。 第１４Ｂ図 第１４Ｃ図

Claims (1)

1. 【特許請求の範囲】 内部の記憶索子を相互接続してシフト・レジスタを構成
   することにより外部からのテストを可能にした論理網で
   あって、 長さがａの複数のシフト・レジスタをｂ個ずつグループ
   分けして、各グループにおけるｂ個のシフト・レジスタ
   の各最終段の記憶素子を相互接続することにより長さが
   ｂのシフト・レジスタを構成し、該シフト・レジスタを
   ｃ個ずつグループ分けして、各グループにおけるｃ個の
   シフト・レジスタの各最終段の記憶素子を相互接続する
   ことにより長さがｃのシフト・レジスタを構成し、アク
   セスしたい記憶素子がすべて相互接続されてしまうまで
   同様なグループ分け及び相互接続を繰返すことを特徴と
   する外部からのテストが可能な論理網。