JPH0470772B2 - - Google Patents
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- Publication number
- JPH0470772B2 JPH0470772B2 JP57059248A JP5924882A JPH0470772B2 JP H0470772 B2 JPH0470772 B2 JP H0470772B2 JP 57059248 A JP57059248 A JP 57059248A JP 5924882 A JP5924882 A JP 5924882A JP H0470772 B2 JPH0470772 B2 JP H0470772B2
- Authority
- JP
- Japan
- Prior art keywords
- width
- gate electrode
- pattern
- conductor pattern
- element formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
(a) 発名の技術分野
本発明は半導体装置、特に長い直線部分を有す
るゲート電極を含む半導体装置の構造に関する。
るゲート電極を含む半導体装置の構造に関する。
(b) 技術の背景
近年、電子ビーム露光技術、Ｘ線露光技術、エ
ツチング技術等の進歩に伴つて、第１図に示すよ
うな幅(W)0.1、高さ(h)１〔μm〕程度の壁状を有す
る微細パターンの形成が可能になつて来た。この
ような微細パターンを適用することは、VLSI等
高速集積度の半導体ICを形成するうえに極めて
有利であり、各方面でその努力が払われている。
ツチング技術等の進歩に伴つて、第１図に示すよ
うな幅(W)0.1、高さ(h)１〔μm〕程度の壁状を有す
る微細パターンの形成が可能になつて来た。この
ような微細パターンを適用することは、VLSI等
高速集積度の半導体ICを形成するうえに極めて
有利であり、各方面でその努力が払われている。
(c) 従来技術と問題点
従来の微細パターンは、一般に本来の機能を持
つ部分のみで形成されていた。即ち例えば、配線
パターンにおいては所望の機能領域間を電気的に
接続する機能を持つ部分のみで形成される。
つ部分のみで形成されていた。即ち例えば、配線
パターンにおいては所望の機能領域間を電気的に
接続する機能を持つ部分のみで形成される。
然し、例えば比較的比抵抗の高い多結晶シリコ
ン等からなる配線パターン等に於ては、上記のよ
うに幅(W)が0.1〔μm〕程度の微細パターンの場合
は、配線抵抗が大きくなるのを避けるために、そ
の厚さもしくは高さを１〔μm〕程度にする必要が
生じて来る。又このような微細配線パターンを形
成する際の選択エツチングは、通常リアクテイ
ブ・イオンエツチング等のドライエツチング法で
行われるので、エツチング・マスクとして用いる
レジスト・パターンも最低１〔μm〕程度の厚さが
必要になる。
ン等からなる配線パターン等に於ては、上記のよ
うに幅(W)が0.1〔μm〕程度の微細パターンの場合
は、配線抵抗が大きくなるのを避けるために、そ
の厚さもしくは高さを１〔μm〕程度にする必要が
生じて来る。又このような微細配線パターンを形
成する際の選択エツチングは、通常リアクテイ
ブ・イオンエツチング等のドライエツチング法で
行われるので、エツチング・マスクとして用いる
レジスト・パターンも最低１〔μm〕程度の厚さが
必要になる。
このように高さ(h)に比べて幅(W)が著しく狹く、
しかも本来の機能部分のみで形成される従来構造
の微細パターンに於ては、特にその直接部分の長
さが長くなると、製造工程中に付加される僅かな
外力によつて該微細パターンの倒れを生じ、
VLSI等の製造歩留まりが低下するという問題が
あつた。
しかも本来の機能部分のみで形成される従来構造
の微細パターンに於ては、特にその直接部分の長
さが長くなると、製造工程中に付加される僅かな
外力によつて該微細パターンの倒れを生じ、
VLSI等の製造歩留まりが低下するという問題が
あつた。
(d) 発明の目的
本発明の目的は、微細パターンを有するゲート
電極の倒れ、及びそのゲート電極形成用のレジス
ト膜の倒れを防ぐことにある。
電極の倒れ、及びそのゲート電極形成用のレジス
ト膜の倒れを防ぐことにある。
(e) 発明の構成
この目的は、複数の素子形成領域の上と該素子
形成領域を画定する素子分離領域の上とに連続し
て延在する略均一な厚さの一導電体パターンと他
の導電体パターンとを有し、該一導電体パターン
の該素子形成領域上の部分は、その幅が略均一
で、かつ、該幅が前記厚さに比し小なる第１の幅
を有する形状をなすように形成されてなり、該一
導電体パターンを該素子形成領域間の該素子分離
領域上の部分は、前記第１の幅に比し大なる第２
の幅を有する形状をなし、かつ、他の導電体パタ
ーンから離隔するように形成されてなることを特
徴とする本発明の半導体装置により達成される。
形成領域を画定する素子分離領域の上とに連続し
て延在する略均一な厚さの一導電体パターンと他
の導電体パターンとを有し、該一導電体パターン
の該素子形成領域上の部分は、その幅が略均一
で、かつ、該幅が前記厚さに比し小なる第１の幅
を有する形状をなすように形成されてなり、該一
導電体パターンを該素子形成領域間の該素子分離
領域上の部分は、前記第１の幅に比し大なる第２
の幅を有する形状をなし、かつ、他の導電体パタ
ーンから離隔するように形成されてなることを特
徴とする本発明の半導体装置により達成される。
(f) 発明の実施例
以下本発明を実施例について、図を用いて詳細
に説明する。
に説明する。
第２図は本発明における支持パターンを説明す
るための要部斜視図である。図中、１はゲート電
極、２は支持パターン、３は絶縁膜である。ゲー
ト電極１は長い直線部分を有し、幅Ｗに比して高
さｈは著しく大きい。このゲート電極１の側面に
支持パターン２が多数突出形成されている。この
ゲート電極１と支持パターン２とは同一工程、同
一材料で形成されるから、その高さは総てゲート
電極１の高さを同じｈであるが、幅W1′〜、長さ
l1′〜、間隔d1′〜は他の電極や配線との干渉を考
慮して決められる。
るための要部斜視図である。図中、１はゲート電
極、２は支持パターン、３は絶縁膜である。ゲー
ト電極１は長い直線部分を有し、幅Ｗに比して高
さｈは著しく大きい。このゲート電極１の側面に
支持パターン２が多数突出形成されている。この
ゲート電極１と支持パターン２とは同一工程、同
一材料で形成されるから、その高さは総てゲート
電極１の高さを同じｈであるが、幅W1′〜、長さ
l1′〜、間隔d1′〜は他の電極や配線との干渉を考
慮して決められる。
第３図イ及びロは、本発明の構造を有する多結
晶シリコン・ゲート電極が配設されたMOS ICに
於ける要部上面及びＡ−A′矢視断面を示したも
のである。
晶シリコン・ゲート電極が配設されたMOS ICに
於ける要部上面及びＡ−A′矢視断面を示したも
のである。
高集積度のMOS ICに於ては、ソース領域Ｓ及
びドレイン領域Ｄが形成されている一つのトラン
ジスタ領域の幅WTRが例えば６〜10〔μm〕程度に
形成され、フイールド酸化膜等の絶縁膜３に覆わ
れた分離領域Ispの幅WIspは例えば２〜３〔μm〕程
度に形成される。
びドレイン領域Ｄが形成されている一つのトラン
ジスタ領域の幅WTRが例えば６〜10〔μm〕程度に
形成され、フイールド酸化膜等の絶縁膜３に覆わ
れた分離領域Ispの幅WIspは例えば２〜３〔μm〕程
度に形成される。
従つて図のように複数のトランジスタに共通し
たゲート電極Ｇを設ける場合その長たlGは極めて
長くなる。そしてこれらトランジスタのゲート即
ちゲート電極の幅WGが0.1〔μm〕程度で、しかも
該ゲート電極Ｇが比較的抵抗の高い多結晶シリコ
ン等で形成される際には、ゲート電極Ｇの負荷抵
抗を減少せしめるために前述したようにその高さ
hGを１〔μm〕程度とする必要が生じ、該ゲート電
極Ｇは幅WGが高さhGに対して著しく狭く、且つ
長さlGの長い壁状パターンとなる。
たゲート電極Ｇを設ける場合その長たlGは極めて
長くなる。そしてこれらトランジスタのゲート即
ちゲート電極の幅WGが0.1〔μm〕程度で、しかも
該ゲート電極Ｇが比較的抵抗の高い多結晶シリコ
ン等で形成される際には、ゲート電極Ｇの負荷抵
抗を減少せしめるために前述したようにその高さ
hGを１〔μm〕程度とする必要が生じ、該ゲート電
極Ｇは幅WGが高さhGに対して著しく狭く、且つ
長さlGの長い壁状パターンとなる。
このような場合本発明に於ては、例えばゲート
電極Ｇの両側面に６〜10〔μm〕置き、即ち各分離
領域Isp上に位置するように、分離領域Ispの幅WIsp
よりも狭い幅W′を有し、隣接するソース配線Ls、
ドレイン配線LD等と所定の間隔が保てるような
長さl′を有する支持パターン２を形成し、ゲート
電極Ｇの倒れを防止する。
電極Ｇの両側面に６〜10〔μm〕置き、即ち各分離
領域Isp上に位置するように、分離領域Ispの幅WIsp
よりも狭い幅W′を有し、隣接するソース配線Ls、
ドレイン配線LD等と所定の間隔が保てるような
長さl′を有する支持パターン２を形成し、ゲート
電極Ｇの倒れを防止する。
なお該実施例に於ては、ゲート電極Ｇの両端部
の支持パターン２′は配線パツド領域をかねて、
広い幅W″に形成している。
の支持パターン２′は配線パツド領域をかねて、
広い幅W″に形成している。
又ゲート電極Ｇと支持パターン２及び２′は、
同一の多結晶シリコン層から同一パターニング工
程で同時に形成される。
同一の多結晶シリコン層から同一パターニング工
程で同時に形成される。
上記実施例においては、半導体装置に作り込ま
れるゲート電極と支持パターンそのものについて
説明したが、これらをリソグラフイ技術で形成す
るためには当然同じパターンのエツチング・マス
クを必要とすることになるから、このような構造
とすることは、エツチング・マスクとなるレジス
ト膜の倒れを防ぐ効果が同時に発生する。
れるゲート電極と支持パターンそのものについて
説明したが、これらをリソグラフイ技術で形成す
るためには当然同じパターンのエツチング・マス
クを必要とすることになるから、このような構造
とすることは、エツチング・マスクとなるレジス
ト膜の倒れを防ぐ効果が同時に発生する。
更に又上記実施例においてはゲート電極の両側
面に支持パターンを設けたが、該支持パターンは
ゲート電極の一方の側面に設けても良い。
面に支持パターンを設けたが、該支持パターンは
ゲート電極の一方の側面に設けても良い。
(g) 発明の効果
以上説明したように、本発明によれば高さに比
べて幅が著しく狭い壁状の微細パターンの倒れが
防止される。
べて幅が著しく狭い壁状の微細パターンの倒れが
防止される。
従つて本発明はVLSI等高集積度の半導体IC等
を製造する際の歩留まり向上に有効である。
を製造する際の歩留まり向上に有効である。
第１図は従来の微細パターンの斜視図、第２図
は本発明の一実施例に於ける要部斜視図、第３図
は本発明の他の一実施例に於ける要部上面図イ及
びＡ−A′矢視断面図ロである。 図に於て、１はゲート電極、２，２′は支持パ
ターン、３は絶縁膜、Ｗはゲート電極の幅、d1，
d2，d3は支持パターン間隔、W′，W1′，W2′，
W3′，W″は支持パターンの幅、l′，l1′，l2′，l3′
は
支持パターンの長さ、Ｓはソース領域、Ｄはドレ
イン領域、Ｇはゲート電極、Isoは分離領域、WG
はゲート電極の幅、WIspは分離領域の幅、hGはゲ
ート電極の高さ、lGはゲート電極の長さ、LDはド
レイン配線、Lsはソース配線を示す。
は本発明の一実施例に於ける要部斜視図、第３図
は本発明の他の一実施例に於ける要部上面図イ及
びＡ−A′矢視断面図ロである。 図に於て、１はゲート電極、２，２′は支持パ
ターン、３は絶縁膜、Ｗはゲート電極の幅、d1，
d2，d3は支持パターン間隔、W′，W1′，W2′，
W3′，W″は支持パターンの幅、l′，l1′，l2′，l3′
は
支持パターンの長さ、Ｓはソース領域、Ｄはドレ
イン領域、Ｇはゲート電極、Isoは分離領域、WG
はゲート電極の幅、WIspは分離領域の幅、hGはゲ
ート電極の高さ、lGはゲート電極の長さ、LDはド
レイン配線、Lsはソース配線を示す。
Claims (1)
- １ 複数の素子形成領域上と該素子形成領域を画
定する素子分離領域の上とに連続して延在する略
均一な厚さの一導電体パターンと他の導電体パタ
ーンとを有する半導体装置であつて、該一導電体
パターンの該素子形成領域上の部分は、その幅が
略均一で、かつ、該幅が前記厚さに比し小なる第
１の幅を有する形状をなすように形成されてな
り、該一導電体パターンの該素子形成領域間の該
素子分離領域上の部分は、前記第１の幅に比し大
なる第２の幅を有する形状をなし、かつ、他の導
電体パターンから離隔するように形成されてなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059248A JPS58176937A (ja) | 1982-04-09 | 1982-04-09 | 微細パタ−ン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059248A JPS58176937A (ja) | 1982-04-09 | 1982-04-09 | 微細パタ−ン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176937A JPS58176937A (ja) | 1983-10-17 |
| JPH0470772B2 true JPH0470772B2 (ja) | 1992-11-11 |
Family
ID=13107889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059248A Granted JPS58176937A (ja) | 1982-04-09 | 1982-04-09 | 微細パタ−ン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176937A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185823A (ja) * | 1984-10-03 | 1986-05-01 | Nec Corp | 半導体装置 |
| JPH0437067A (ja) | 1990-05-31 | 1992-02-07 | Canon Inc | 半導体素子用電極及び該電極を有する半導体装置及びその製造方法 |
| JPH05259159A (ja) * | 1992-03-16 | 1993-10-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置内の配線形状 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167082A (ja) * | 1974-12-09 | 1976-06-10 | Nippon Electric Co | Handotaisochi |
-
1982
- 1982-04-09 JP JP57059248A patent/JPS58176937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58176937A (ja) | 1983-10-17 |
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