JPH0471219B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 マイクロプログラム制御方式の計算機におい
て、実効アドレスの正当性チエツクをマイクロプ
ログラムで行なわずにハードウエアで行ない、ま
たエラー処理用エントリアドレスをマイクロプロ
グラムエントリアドレスの１つ前において、正当
性チエツクにより不当と判定された場合、マイク
ロプログラムエントリアドレスを−１修正するこ
とにより、直ちにエラー処理用エントリアドレス
をアクセスできるようにした。これにより、マイ
クロプログラムの簡素化と、命令制御の高速化を
図ることができる。

〔産業上の利用分野〕

本発明は、マイクロプログラム制御方式の計算
機における命令制御に関するものであり、特に実
効アドレスに半語境界制限などが指定されている
場合に、生成された実効アドレスの正当性をチエ
ツクし、不当な実効アドレスが生成されたときに
エラー処理を行なわせるためのエラー検出処理方
式に関する。

〔従来の技術〕

第４図により、従来方式の概要を説明する。

第４図ａは従来のマイクロプログラム制御計算
機の命令制御機構を概念的に示したものである。

図において、４１はマイクロ命令を保持する命
令レジスタである。

４２は、マクロ命令の命令コードをデコードし
てそのマクロ命令を実行するマイクロプログラム
のエントリアドレス（制御メモリの）を生成する
デコーダである。このデコーダは、たとえばジヤ
ンプテーブルとして構成することができる。

４３は、各マクロ命令に対応するマイクロプロ
グラムが格納されている制御メモリCSである。

４４は、マイクロプログラムMPUである。

４５は、ユーザプログラムが格納されている主
記憶装置MSである。

第４図ｂは、第４図ａに示されている従来例の
動作をフローで示したものである。図中のステツ
プ〜にしたがつて概略を説明する。

命令レジスタ４１に設定されたマクロ命令
を、デコーダ４２でデコードし、マイクロプロ
グラムエントリアドレスを生成する。

マイクロプログラムエントリアドレスを用い
て制御メモリCSをアクセスし、MPUは、マイ
クロプログラムを実行する。

MPUは、マイクロプログラムにしたがつて
生成されている実効アドレスの正当性をチエツ
クする。たとえば半語境界制限が指定されてい
る場合、奇数アドレスは不当なものとされる。

実効アドレスが正当な場合、マクロ命令に対
応するマイクロプログラムの制御を実行し、正
常終了する。

実効アドレスが不当な場合、図示されていな
いエラー処理用エントリアドレステーブルを参
照して、エラー処理用のマイクロプログラムを
実行し、異常終了する。

〔発明が解決しようとする問題点〕

従来のマイクロプログラム制御計算機では、実
効アドレスの正当性チエツクをマイクロプログラ
ム中で行なつていたため、数ステツプ分のマクロ
命令を実行する時間が必要であり、またエラー処
理用エントリアドレステーブルを設ける必要があ
るため、命令制御時間が遅くなり、制御メモリも
大きくなるという問題があつた。

〔問題点を解決するための手段〕

本発明は、上記した従来方式における問題を解
決するため、実効アドレスの正当性チエツク機能
をマイクロプログラムから切り離してハードウエ
ア化し、高速化を図るとともに実効アドレスが不
当であつた場合のエラー処理用エントリアドレス
として、マイクロプログラムエントリアドレスの
１つ前のアドレスを使用することにより、エラー
処理用エントリアドレステーブルを使用すること
なしに簡単な演算（−１演算）でエラー処理用エ
ントリアドレスを求め、エラー処理用マイクロプ
ログラムを実行できるようにしたものである。

第１図は、本発明の原理を説明するための基本
構成図である。図において、 １１は、実行すべきマクロ命令が設定される命
令レジスタである。マクロ命令は、命令コード部
とオペランド部とからなつている。

１２は、ジヤンプテーブル（分岐先テーブル）
であり、マクロ命令の命令コードに対応するマイ
クロプログラムエントリアドレスと制御情報とが
登録されている。

１３は、マイクロプログラムエントリアドレス
であり、マクロ命令の命令コードに対応する機能
を果すマイクロプログラムの先頭アドレスを示
す。

１４は、制御情報であり、オペランドのフエツ
チ形式、たとえば実効アドレスの計算の要、不要
などマクロ命令の実行上必要なパラメータを指定
する。

１４ａは、実効アドレスの正当性をチエツクす
る基準となる正当性指定情報、たとえば半語境界
制限指定の有無を示す情報である。

１５は、アドレス演算回路であり、マクロ命令
のオペランドで指定されるレジスタ（図示省略）
の値に基づいて、オペランドをフエツチあるいは
ストアする実効アドレスを算出する。

１６は、正当性チエツク回路であり、制御情報
１４中の正当性指定情報１４ａに基づいて、実効
アドレスの正当性を判定する。そして、実効アド
レスが不当の場合、マイクロプログラムエントリ
アドレス１３から“１”を減じる。

１７は、制御メモリであり、マイクロプログラ
ムエントリアドレスの１つ前に、エラー処理用マ
イクロプログラムへのジヤンプアドレスを含むエ
ラー処理用エントリアドレスが設定されている。

〔作用〕

第１図に示した本発明の原理に基づく作用を、
第２図のフローを用いて説明する。

図中のステツプないしにしたがつて、本発
明の動作を説明する。

フエツチされたマクロ命令は、命令レジスタ
１１に設定される。

マクロ命令をデコードし、ジヤンプテーブル
１２のエントリアドレスを求める。

エントリアドレスを用いてジヤンプテーブル
１２をアクセスし、マイクロプログラムエント
リアドレス１３および制御情報１４を読み出
す。

制御情報１４により、実効アドレスの計算
要、不要を判定する。

実効アドレスの計算が必要な場合、アドレス
演算回路１５により、実効アドレスを計算す
る。

実効アドレスは、ベースレジスタの値 (B)＋インデツクスレジスタの値(X)＋デイスプ
レイスメントＤにより求められる。

正当性チエツク回路１６は、正当性指定情報
１４ａにしたがつて、実効アドレスの正当性を
チエツクする。この例では、半語境界制限、す
なわち実効アドレスは偶数アドレスであるべき
ことが指定されており、このため、正当性チエ
ツク回路１６は、実効アドレスの最下位ビツト
が“１”か“０”かを調べ、“１”の場合には
不当と判定する。

実効アドレスの最下位ビツトが“０”の場合
（＝偶数）、そのマクロ命令に対応するマイクロ
プログラムエントリアドレスで始まるマイクロ
プログラムを実行する。

正当性チエツク回路１６は、実効アドレスが
不当（＝奇数）の場合、マイクロプログラムエ
ントリアドレスから“１”を減じて、アドレス
を１つ前へ戻し、エラー処理用エントリアドレ
スを生成する。

エラー処理用エントリアドレスを用いて制御
メモリ１７をアクセスし、エラー処理用マイク
ロプログラムを実行する。

〔実施例〕

第３図に本発明の１実施例のハードウエア構成
を示す。図において、 ２０は、命令アドレスレジスタIARである。

２１は、オペランドアドレスレジスタADRで
ある。

２２は、ユーザプログラムやデータが格納され
ている主記憶装置MSである。

２３は、マクロ命令中の命令コード（OPコー
ド）部が格納される命令コードレジスタOPRで
ある。

２４は、マイクロプログラムエントリアドレス
および制御情報を保持するジヤンプテーブルであ
る。

２５は、テーブル出力レジスタである。

２６は、正当性チエツク回路である。

２７は、マクロ命令中のオペランド（BXD）
部が格納されるオペランドレジスタBXDRであ
る。オペランド部は、ベースレジスタアドレス
Ｂ、インデツクスレジスタアドレスＸ、デイスプ
レイスメントＤで構成されている。

２８は、複数個のベースレジスタBRである。

２９は、複数個のインデツクスレジスタXRで
ある。

３０は、ベースアドレス(B)に、インデツクス(X)
およびデイスプレイスメントＤを加算して実効ア
ドレスを計算する加算器である。

３１は、マイクロプログラムMPUである。

３２は、制御メモリCSである。CS内の各マイ
クロプログラムエントリアドレスの直前のアドレ
スは、エラー処理用エントリアドレスとなつてい
る。

３３，３４は内部バスである。

動作において、 命令アドレスレジスタIAR２０に設定された実
行命令（マクロ命令）のフエツチアドレスによ
り、主記憶装置MS２２がアクセスされ、読み出
されたマクロ命令の命令コード部とオペランド部
とは、内部バス３３を介して、命令コードレジス
タOPR２３とオペランドレジスタBXDR２７と
に、それぞれ分散格納される。

ジヤンプテーブル２４は、命令コードレジスタ
２３の命令コードによりアクセスされ、該当する
テーブルエントリのデータ、すなわちマイクロプ
ログラムエントリアドレスと制御情報とが、テー
ブル出力レジスタ２５に読み出される。

一方、オペランドレジスタBXDR２７のオペ
ランド部データのうちのベースレジスタアドレス
により１つのベースレジスタBR２８が選択さ
れ、またインデツクスレジスタアドレスにより１
つのインデツクスレジスタXR２９が選択され
る。

加算器３０は、選択されたBR，XRの値と、
BXDR２７中のデイスプレイスメントＤの値と
を加算し、実効アドレスを生成してオペランドア
ドレスレジスタADR２１に格納し、同時にその
最下位ビツトLSBを、正当性チエツク回路２６
に送る。

正当性チエツク回路２６は、テーブル出力レジ
スタ２５中の制御情報に含まれる正当性指定情報
が、たとえば半語境界アクセスを禁止する半語境
界制限指定を行なつていることと、実効アドレス
のLSBが“１”（奇数）であることを条件とし
て、テーブル出力レジスタ２５中のマイクロプロ
グラムエントリアドレスから１を減算し、エラー
処理用エントリアドレスを生成して、MPU３１
へ転送する。また実効アドレスのLSBが“０”
（偶数）のときには、マイクロプログラムエント
リアドレスを修正せずにMPU３１へ転送する。

MPU３１は、正当性チエツク回路２６から転
送された各アドレスにしたがつて、制御メモリ
CS３２をアクセスし、それぞれのアドレスに応
じてマクロ命令のマイクロプログラムあるいはエ
ラー処理用のマイクロプログラムを実行する。

実効アドレスが正当である場合には、オペラン
ドアドレスレジスタADR２１の実効アドレスに
したがつて主記憶装置MS２２のアクセスが実行
される。

〔発明の効果〕

本発明によれば、実効アドレスの正当性チエツ
クとエラー処理用エントリアドレスの生成がハー
ドウエア回路によつて実行されるため、マイクロ
プログラムのステツプ数が削減される。

またエラー処理用エントリアドレスがマイクロ
プログラムエントリアドレスから簡単な演算で求
められるため、従来のエラー処理用エントリアド
レステーブルを用いる方式にくらべて高速化が可
能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明
の作用を示すフロー図、第３図は本発明の１実施
例の構成図、第４図は従来方式の説明図である。 第１図中、１１：命令レジスタ、１２：ジヤン
プテーブル、１３：マイクロプログラムエントリ
アドレス、１４：制御情報、１４ａ：正当性指定
情報、１５：アドレス演算回路、１６：正当性チ
エツク回路、１７：制御メモリ。

Claims (1)

1. 【特許請求の範囲】 １ マクロ命令の命令コードに応じて制御メモリ
   内のマイクロプログラムエントリアドレスおよび
   制御情報を生成する手段と、上記制御情報にした
   がつて、オペランドの実効アドレスを生成する手
   段をそなえたマイクロプログラム制御方式の計算
   機において、 上記制御情報には、実効アドレスの正当性を判
   定する基準となる正当性指定情報を付加するとと
   もに、 上記実効アドレスを生成する手段が生成した実
   効アドレスの正当性について上記正当性指定情報
   に基づくチエツクを行ない、不当であることが判
   定された場合、対応するマイクロプログラムエン
   トリアドレスを１つ前のアドレスに変更する手段
   を設け、 一方、制御メモリ内のマイクロプログラムエン
   トリアドレスの直前に、実効アドレスが不当であ
   る場合のエラー処理用エントリアドレスを設定し
   ておき、 実効アドレスが正当である場合にはマイクロプ
   ログラムエントリアドレスを制御メモリに与えて
   マクロ命令を実行し、また実効アドレスが不当で
   ある場合にはそのマイクロプログラムエントリア
   ドレスの１つ前のエラー処理用エントリアドレス
   を与えてエラー処理を実行することを特徴とする
   命令制御におけるエラー検出処理方式。