JPH028330B2

JPH028330B2 -

Info

Publication number: JPH028330B2
Application number: JP23243884A
Authority: JP
Inventors: Shinichiro Yamaguchi; Hidekazu Matsumoto; Tadaaki Bando; Yoichi Hirayama; Hiroaki Nakanishi; Kenji Hirose
Original assignee: Hitachi Engineering Co Ltd Ibaraki; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1984-11-06
Filing date: 1984-11-06
Publication date: 1990-02-23
Also published as: JPS61112240A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、マイクロプログラムによつて制御さ
れるデータ処理装置、特にパイプライン方式を採
用したデータ処理装置に関する。

〔発明の背景〕

電子計算器におけるマイクロ命令（機械語命
令）の実行過程は、一般に、命令のフエツチ
（IF）、命令のデコード(D)、オペランドのアドレ
ス計算(A)、オペランドのフエツチ（OF）、命令の
実行(E)、結果の格納（ST）の各ステージ（過程）
に分けることができる。

最近の高性能な計算器では、これらの各ステー
ジが独立な処理を行つていることに注目して、ス
テージ毎に個別の制御機構を持たせて、命令の実
行ステージを流れ作業的に行う、いわゆるパイプ
ライン制御が用いられる。しかし、現実的には、
ハードウエア量の制約などから、各ステージを独
立させることはできず、一般には、IF（IFユニ
ツト）Ｄ＆Ａ（DAユニツト）、OF＆Ｅ＆ST
（Ｅユニツト）の３ステージに分けられている。
DAユニツトでは、命令のデコードとオペランド
のアドレス計算を行うが、メモリ参照を伴いアド
レス計算、即ちメモリ間接のアドレス計算をDA
ユニツトで行うためには、DAユニツトにメモリ
アクセスの手段を設けなければならない。特開昭
58−146941号「マイクロプログラム制御データ処
理装置」では、メモリアクセスのための専用ステ
ージがあるために、メモリ間接のアドレス計算で
もＡユニツトにメモリアクセスの手段を設ける必
要はなかつた。しかし、アドレス計算のために、
DAユニツトにメモリアクセス手段を設けること
は、ハードウエア量の増加、制御の複雑さを招
く。一方、メモリ間接のアドレス計算をＥユニツ
トで行うようにすれば、メモリ間接のオペランド
を含む命令は、それ以外のアドレツシングモード
のオペランドとは別のマイクロプログラムにしな
ければならず、マイクロプログラムの増大を招
く。また、DAユニツトで、メモリ間接を行うメ
モリアドレスまでの計算を行い、Ｅユニツトにア
ドレスと共に、メモリ間接用のアドレスであるこ
とを示す情報を渡す方法は、ハードウエア量の増
加もなく、マイクロプログラムの増加も少ない。

しかし、この方法を実現するためには、Ｅユニ
ツト側で渡されたアドレスが何であるかを判定す
る必要があり、メモリアクセスを行うすべての命
令の実行時間が、そのオペランドがメモリ間接の
アドレツシングを使用している、いないにかかわ
らず増大するという欠点がある。

〔発明の目的〕

本発明の目的は、メモリ間接のアドレツシング
計算を、アドレス計算ユニツトにアクセス機構を
付加することなく、実行可能とせしめるデータ処
理装置を提供するものである。

〔発明の概要〕

計算機の命令は、年々高機能化されているが、
一方、命令の演算対象となるオペランドの指定方
法、つまりアドレツシングも複雑なものが多く提
案され、オペランドの実効アドレスの計算も複雑
で時間がかかるようになつて来ている。特に、メ
モリ間接のアドレス計算では、実効アドレスを得
る過程でメモリアクセスを行わなければならな
い。このアドレス計算を、３段程度の低い段数の
パイプライン計算機で行うには、前述したような
方法が考えられる。しかし、メモリ間接のアドレ
ツシングは、メモリ直接のアドレツシング、例え
ばペースレジスタ相対に比べて、使用頻度が低い
と考えられることから、メモリ間接のアドレス計
算を効率よく行うために命令の実行時間を落とす
ことは、良い選択と言えず、また、そのためにハ
ードウエア量が、大巾に増加するのも良い選択と
言えない。従つて、メモリ間接のアドレス計算に
多少時間がかかつても、他のアドレツシングモー
ドを用いた命令の実行を落さないこと、ハードウ
エアの増加を極力抑えることが必要である。本発
明は、メモリ間接のアドレス計算では、メモリ間
接用のアドレス計算までをDAユニツトで行い、
メモリのアクセスを含む残りのアドレス計算はＥ
ユニツトで行う方法を提供している。つまり、
DAユニツトで計算されたアドレスが、メモリ間
接用である場合には、Ｅユニツト内のメモリ間接
指示プラグを立て、Ｅユニツトが、オペランドの
メモリアクセスを行う際にハードウエアでフラグ
を判定し、メモリ間接が指定されてれば、メモリ
アクセスをサプレスして、メモリ間接のアドレス
計算用のマイクロプログラムへ強制的にジヤンプ
する。

〔発明の実施例〕

第２図は、パイプライン制御のマイクロプログ
ラム制御方式のデータ処理装置の全体構成図を示
す。ベーシツクプロセツサBPU１と主メモリ５
及びそれらを結ぶアドレスバス１６、データバス
１７とをもつて、データ処理装置を構成した。

BPU１は、命令フエツチユニツト（IF）２、
命令のデコード(D)及びオペランドのアドレス計算
(A)とを実行するユニツト（Ｄ＆Ａ）３、オペラン
ドのフエツチ（OF）及び命令の実行(E)とを行う
ユニツト（OF＆Ｅ）４、内部バス９より成る。

命令フエツチユニツト２は、主メモリ５に格納
されている命令を読出す。デコード及びアドレス
計算ユニツト３は、命令フエツチユニツト２より
信号線６を経由して渡される命令をデコードし、
オペランドの実行アドレスを計算する。ユニツト
４は、ユニツト３より信号線７を経由して渡され
る命令実行のマイクロプログラムの先頭アドレス
とオペランドのアドレスに従つてオペランドのア
クセスと命令の実行、更に本発明の特徴をなすメ
モリ間接のアドレス計算の一部を実行する。

尚、第２図で信号線１２，１４，１８はデータ
を乗せる信号線、信号線１３，１５，１９はアド
レスを乗せる信号線、信号線８，１０，１１は内
部バス９との間のインターフエース線である。

ユニツト４の内部構成を第３図に示す。ユニツ
ト４は、制御回路（CONT）４１、演算部
（ALU＆RF）４２、アドレスレジスタ４３、デ
ータレジスタ４４、アドレス線４６，４７、ステ
ータス信号線４５、制御信号線４８より成る。こ
のユニツト４の構成は本発明の重要な特徴部分で
ある。制御回路４１の内部構成は第１図に示す。

第２図の演算部４２は、制御回路４１から出力
する制御信号４８によつて動作し、通常の計算機
に見られる演算ユニツト（ALU）機能及びレジ
スタフアイル（RF）機能等を行う。アドレスレ
ジスタ４３は、信号線７からのメモリアドレス４
７か演算部４２のアドレスとのいずれかを取込
む。データレジスタ４４はメモリから送られてく
るデータを一時的に保持する。

信号線７は、メモリアドレス４７と、命令のデ
コードによつて生成されるＥユニツト４のマイク
ロプログラムの先頭アドレス４７と、DAユニツ
ト３より出力されるステータス信号４５とを乗せ
る。第１図の制御回路４１は命令実行ユニツト４
の制御回路であり、その中味は、フリツプフロツ
プ４０１、スタツクレジスタ４０２、セレクタ４
０３、インクリメンタ４０４、アドレスレジスタ
４０５、マイクロプログラム格納メモリ４０６、
命令レジスタ４０７、セレクタ４０８、特定マイ
クロ命令保持レジスタ４０９、レジスタ４１０、
ゲート４１１，４１２，４１３より成る。

メモリ４０６はマイクロプログラムを格納する
メモリ、アドレスレジスタ４０５はメモリ４０６
から読出すマイクロ命令のアドレスを保持するレ
ジスタ、命令レジスタ４０７はメモリ４０６の出
力であるマイクロ命令を保持するレジスタであ
る。更に、セレクタ４０３はアドレスレジスタ４
０５のソースを選択し、インクリメンタ４０４は
次のマイクロ命令のアドレスを生成し、スタツク
レジスタ４０２はマイクロプログラムでサブルー
チンに分岐した時の戻り先アドレスを格納する。

DAユニツトより送られるステータス信号４５
は、MAR４３にメモリアドレスが準備されてい
ることを示す信号４１４とMAR４３内のデータ
が実効アドレスであるのか、又はメモリ間接のア
ドレス計算用のメモリアドレスであるのかを示す
信号４２３と、メモリ間接のアドレス計算を行う
時にメモリ参照によつて得られた値にどのような
データを更に加算するかを示す信号４１５などよ
り成る。信号４２３と４１５の値は、１ビツトと
２ビツトのレジスタ４０１と４１０に一担保持さ
れる。

レジスタ４０９は、特定のマイクロ命令を保持
する。セレクタ４０８は、信号線４１８の値によ
つてレジスタ４０９のデータか命令レジスタ４０
７のデータかのいずれかを選択して出力する。ビ
ツト領域４２４は、メモリ４０６より読出された
マイクロ命令の１ビツトを格納する。

以上の第１図の構成で、４０２，４０３，４０
４，４０５，４０６，４０７はマイクロプログラ
ム制御を行う計算機では周知のものである。従つ
て、本発明による新たな構成要素は、４０１，４
０８，４０９，４１０，４１１，４１２，４１３
である。

次に本実施例の動作を説明する。オペランドの
アドレツシングモードが、メモリ間接以外の場合
には、オペランドのフエツチに必要な実効アドレ
スは、DAユニツト３で完全に算出できる。例え
ば、ベースレジスタに変位を加算したものを実効
アドレスとするレジスタ相対アドレツシングで
は、DAユニツト内のベースレジスタとIFユニツ
ト２とより送られてくる。変位をDAユニツト３
で加算すれば良い。一方、実効アドレスが次の式
で表わされるメモリ間接のアドレス計算では EA＝［IA］＋X_o IA＝A_o＋disp ここでEAは実効アドレス A_oはベースレジスタ dispは変位 X_oはインデツクスレジスタ［IA］はIA番地のメモリの値 IAはメモリ間接を行うアドレス。

IAまでをDAユニツト３で計算し、IAをＥユニツ
ト４のMAR４３に送り、同時にＥユニツト４の
制御回路４１のレジスタ４０１の値を“１”に
し、レジスタ４１０の値をアクセスするデータ長
に応じた値にし、MAR４３に有効なデータが入
つていることを示す為に信号線４１４を“１”に
する。また、レジスタ４０１はメモリ直接の場合
には“０”にセツトする。

ここで、メモリ直接とメモリ間接とは、実効ア
ドレスをどこで作るかによつて区別されるもので
あり、メモリ直接アドレツシングとはアドレスが
そのまま実効アドレスとなるもの、メモリ間接ア
ドレツシングとはDAユニツトで計算したアドレ
スが実効アドレスとならず、このアドレスによつ
て指定されるメモリの内容が実効アドレスとなる
ものである。この実効アドレスの計算をＥユニツ
トで行わせた点が本実施例のポイントとなる。

さて、今、ある命令のマイクロプログラムの一
部が第４図ａのようになつていたとする。このフ
ローはマイクロプログラムのもとでのメモリ・リ
ードのフローチヤートの一部であり、ステツプ１
０１によつてメモリに対してリードの起動を行
い、結果が返つてくるまで待つ（１０２）と言う
手続きを示している。Ｅユニツト４で１０１のマ
イクロ命令を実行しようとする時には、１０１に
相当する32進のビツトパターンが制御メモリ４０
６から読み出されて、一担４０７に保持されてい
る。この時、マイクロ命令のビツト４２４は、メ
モリ・アクセスを行うマイクロ命令であるので、
“１”になつている。そこで、セレクタ４０８へ
の選択信号４１８の値は 418＝（416414）・424 ここでは排他的論理和・は論理積で与えられるので、４１８は“１”となりセレク
タは、演算部４２への制御信号４８としてレジス
タ４０９に格納された特定のマイクロ命令を、４
０７に保持されている本来行うべきマイクロ命令
の代りに選択する。レジスタ４０９に格納されて
いるマイクロ命令は、第４図のｂに示されるサブ
ルーチンを呼び出す命令である。従つて上記した
ような条件が、そろえばマイクロ命令１０１は実
行されずに、ｂを呼び出すマイクロ命令が実行さ
れることになる。ｂは、DAユニツト３から
MAR４３にアドレスがセツトされていない時の
待ち合わせとMAR４３にセツトされたアドレス
が、メモリ間接のアドレスであるかを判定するマ
イクロプログラムである。

そして、メモリ間接の処理が必要な場合には、
メモリ間接のアドレス計算を行うマイクロプログ
ラム第４図のｃを呼び出す。

本実施例によればメモリ間接のアドレス計算が
必要な場合は、Ｅユニツト４のマイクロプログラ
ムａから見れば、割り込みが発生したような形に
なり、ａが意識することなく、メモリ間接のアド
レス計算のマイクロプログラムｂ，ｃが実行され
た後、次のマイクロ命令１０２が実行されること
になる。また、メモリ間接のアドレス計算が不要
な場合の命令実行速度が落ちることはなく、高度
なアドレツシングであるメモリ間接も既在のＥユ
ニツト４のマイクロプログラムに影響を与えるこ
となく、かつ比較的少ないハードウエアで実現で
きると言う効果がある。

〔発明の効果〕

本発明によれば、メモリアクセス機能がないア
ドレス計算ユニツトを持つパイプライン構成の計
算機でメモリ間接のアドレツシングを実現する際
に、アドレス計算ユニツトにメモリアクセス機能
を付加すると言つた大巾なハードウエアの増加が
なく、しかもメモリ間接以外のアドレツシングを
使用する時にも、従来の実行速度を落とすことな
く、メモリ間接のアドレス計算を行うことができ
る。

【図面の簡単な説明】

第１図は本発明の制御回路の実施例図、第２図
は本発明の全体構成図、第３図はオペランドフエ
ツチ、演算（OF＆Ｅ）部とメモリとの関係を示
す図、第４図はフローチヤートである。４……Ｅユニツト、４１……Ｅユニツト制御回
路、４０１……メモリ間接指示フラグ、４１４…
…メモリアドレス・レデイ信号、４０９……特定
命令格納用レジスタ、４１０……メモリ間接後の
処理を示すレジスタ、４０７……マイクロ命令レ
ジスタ、４０８……セレクタ。

Claims

【特許請求の範囲】

１命令あるいはデータを格納する主メモリと、
該主メモリより命令を読出す命令読出しユニツト
（IFユニツトと称す）、該命令のデコードと該命
令のオペランドの実効アドレスを計算するデコー
ド・アンド・アドレス計算ユニツト（DAユニツ
トと称す）と、該命令を実行し上記主メモリの中
で該実効アドレスにより指定される部分に対して
データの読出しあるいは書込みをマイクロプログ
ラムに従つて行う命令実行ユニツト（Ｅユニツト
と称す）と、より成るデータ処理装置において、
上記DAユニツトでは直接アドレスまたは間接ア
ドレスの計算を行わせ、ＥユニツトではDAユニ
ツトからの直接アドレスか間接アドレスかの指示
をフラグとしてセツトし、直接アドレス指示の時
には実効アドレスとして当該直接アドレスからメ
モリアクセスを行い、間接アドレス指示の時には
メモリアクセス用のアドレスを当該間接アドレス
から実効アドレスを作成し、この実効アドレスに
よりメモリアクセスを行わせたデータ処理装置。