JPH0471223B2 - - Google Patents

Description

請求の範囲 １ 各々が複数の行および列を有する複数のバン
クを備えるダイナミツクメモリへアクセスするた
めの制御装置であつて、前記制御装置はリード／
ライトモード、リフレツシユモードおよびエラー
検出・訂正を伴うリフレツシユモードの動作モー
ドを有し、 (a) 前記メモリのリード／ライトモードのための
アドレス指定をする第１のアドレスデータをラ
ツチするためのラツチ手段、前記第１のアドレ
スデータは第１の行アドレス部分、第１の列ア
ドレス部分および第１のバンクアドレス部分を
有し、 (b) 前記メモリのリフレツシユモードおよびエラ
ー検出・訂正を伴うリフレツシユモードのため
のアドレスを指定する第２のアドレスデータを
発生するためのアドレスカウンタを備え、前記
第２のアドレスデータは第２の行アドレス部
分、第２の列アドレス部分および第２のバンク
アドレス部分を有し、 (c) 行アドレスストローブ入力、列アドレススト
ローブ入力、前記動作モードのいずれかのモー
ドを特定するモード制御入力およびマルチプレ
クサ選択入力を伝達する手段、 (d) 前記モード制御入力と前記マルチプレクサ選
択入力とに応答して、前記リード／ライトモー
ドに対しては前記第１の行アドレス部分および
前記第１の列アドレス部分を前記メモリへ出力
し、かつ前記リフレツシユモードまたは前記エ
ラー検出・訂正を伴うリフレツシユモードに対
しては前記第２の行アドレス部分および前記第
２の列アドレス部分を前記メモリへ出力するた
めのマルチプレクサ手段、 (e) 前記第１のバンクアドレス部分、前記モード
制御入力および前記行アドレスストローブ入力
に応答して、前記リード／ライトモードに対し
ては対応のバンクを活性状態とするため複数の
行アドレスストローブ信号の内のいずれかを発
生して前記メモリへ与え、かつ前記リフレツシ
ユモードまたはエラー検出・訂正を伴うリフレ
ツシユモードに対しては前記複数の行アドレス
ストローブ信号を発生して同時に前記複数のバ
ンクの各々へ与える行アドレスストローブデコ
ーダ手段、 (f) 前記第１のバンクアドレス部分、前記第２の
バンクアドレス部分、前記モード制御入力およ
び前記列アドレスストローブ入力に応答して、
前記リード／ライトモードおよびエラー検出・
訂正を伴うリフレツシユモードに対しては複数
の列アドレスストローブ信号の内のいずれかを
生成して前記メモリへ出力して対応のメモリバ
ンクを活性化し、かつ前記リフレツシユモード
に対しては前記複数の列アドレスストローブ信
号をすべて不活性化するための列アドレススト
ローブデコーダ手段、および (g) 前記ダイナミツクメモリの活性状態をモニタ
し、前記メモリの活性状態に応答して前記モー
ド制御入力を発生し、これにより前記動作モー
ドの内のいずれかのモードをダイナミツクに選
択するためのプロセツサ手段を備える、メモリ
へのアクセスを制御するための装置。 ２ 前記アドレスカウンタは前記行アドレススト
ローブ入力に応答してクロツクされてそのカウン
ト値を変更する、請求の範囲第１項記載のメモリ
へのアクセスを制御するための装置。 ３ 前記アドレスカウンタは前記モード制御入力
に応答してクリアされる、請求の範囲第２項記載
のメモリへのアクセスを制御するための装置。 ４ 前記アドレスカウンタは、 (a) 前記第２の行アドレス部分を生成するための
行カウンタ、 (b) 前記第２の列アドレス部分を生成するための
列カウンタ、および (c) 前記第２のバンクアドレス部分を生成するた
めのバンクカウンタを備える、請求の範囲第３
項記載のメモリへのアクセスを制御するための
装置。 ５ 前記行アドレスストローブ入力、前記列アド
レスストローブ入力および前記マルチプレクサ選
択入力を発生するためのタイミング制御手段をさ
らに備える、請求の範囲第１項記載のメモリへの
アクセスを制御するための装置。 技術分野 この発明は、一般的にメモリへのアクセスを制
御するための装置、さらに特定的には、リフレツ
シユを受けかつデータビツトエラーを受けるデー
タを記憶するダイナミツク・メモリへのアクセス
を制御するための制御装置に関する。 背景技術 メモリはコンピユータシステムにおいて、たと
えば、多数のビツトを有するコンピユータデータ
ワードの形でデータを記憶するために用いられ
る。ダイナミツク・メモリは、ビツトあたりの低
コストのようなその多くの利点ゆえに広く用いら
れているメモリの１つの形式または種類である。
ダイナミツク・ランダム・アクセス・メモリ・サ
ブシステムは、典型的にはデータを記憶するため
に複数個の行および列を有し、かつ各々が複数個
の行および列を備える複数個のバンクを備えてい
る。 よく知られた理由により、ダイナミツクメモリ
の１つの欠点は、記憶されたデータは、正しくて
も正しくなくても、周期的にリフレツシユされな
ければならないということである。またよく知ら
れた理由により、もう１つの欠点は、記憶された
データがビツトエラーを受け、正しく記憶された
データが正しくなくなるということである。また
よく知られているように、ビツトエラーは“ソフ
ト”または“ハード”エラーである。たとえば、
データワードのある与えられたビツトは、正しく
ビツト記憶位置に書込まれた後、メモリに対しラ
ンダムにかつ非破壊的に、アルフア粒子のイオン
化に対する感受性のような因子の変化により、状
態を変化させ、それによつてソフトビツトエラー
が発生する。これらのダイナミツクメモリの問題
点の双方はともに以下の方法で解決される。 ダイナミツク・メモリ・サブシステムに加え
て、コンピユータ・システムは一般に、中央処理
装置（CPU）と、メモリへのアクセスを制御す
るダイナミツク・メモリ・コントローラ（DMC）
と、メモリからのデータを受け、システムデータ
バスを介してCPUへデータを転送するエラー検
出および訂正（EDC）装置と、DMCおよびEDC
に対するタイミングコントローラとを有する。ま
た一般に、コンピユータシステムは少なくとも２
つの動作モードを有する。この２つの動作モード
は、１つはCPUがメモリへのアクセスを要求す
る通常の読出／書込モードであり、もう１つはデ
ータをリフレツシユするリフレツシユモードであ
る。後者は、CPUが要求していないか、または
メモリへのこのようなアクセスが許されていない
バツクグラウンド期間において生ずる。 リフレツシユモードに対して、ダイナミツク・
メモリ・コントローラはメモリに記憶されたデー
タの行に対するシーケンシヤルなリフレツシユア
ドレスを内部に発生する。典型的には、或る与え
られたリフレツシユアドレスに対して各々のバン
クにおけるデータの１つの全行がリフレツシユサ
イクル中にリフレツシユされる。アドレスされた
行に記憶されたデータはリフレツシユされるだけ
で読出されないので、リフレツシユを目的とする
メモリアクセス動作はアドレス関数として知られ
ている。 読出／書込モードに対しては、ダイナミツク・
メモリ・コントローラは、その記憶位置にある記
憶されたデータワードをたとえば、読出すために
メモリをアドレスすることにより、CPUから受
けた行、列およびバンクアドレスに応答する。読
出されたデータワードは、次に、エラー検出およ
び訂正装置に与えられる。この装置はそのデータ
が正しい場合にはCPUへシステムバスを介して
このデータを通過させ、または、まず、可能なら
ば、不正確なデータワードが検出され、かつ訂正
され、次に可能ならば、メモリへ書込まれ次に
CPUへ転送される読出−変更−書込（RMW）サ
イクルを用いてデータを訂正する。メモリがアド
レスされてデータワードが作用を受けるので、こ
のメモリアクセスの形式はアドレスおよびデータ
関数として知られている。したがつて、データの
リフレツシユとデータのエラー検出および訂正と
が互いに独立に実行され、いくつかの欠点がもた
らされる。 この独立動作の１つの欠点は、メモリに記憶さ
れかつCPUによつて周期的に要求されないデー
タワードは多ビツトエラーを蓄積することができ
るということである。たとえば、知られているよ
うに、エラー検出および訂正装置は多ビツトエラ
ーを検出することができるが、ただ或る与えられ
たデータワードにおける１ビツトエラーを訂正す
ることができるだけである。もう１つの欠点は、
読出−変更−書込サイクルを含めて、エラー検出
および訂正機能を実行するのに必要とされる時間
によりメモリの読出−書込サイクルは相対的に長
くなり、それによつてシステムの性能を有意に低
下させるということである。 発明の概要 この発明は、データをリフレツシユするためだ
けにメモリをアドレスする手段と、データのリフ
レツシユとデータビツトエラーの検出および訂正
とを同時に行なうためにメモリをアドレスする手
段とを備え、リフレツシユおよびデータビツトエ
ラーを受けるデータを記憶するメモリへのアクセ
スを制御する装置である。 この発明に一致して、CPUによる読出／書込
を目的としたメモリへのアクセスが要求されてい
ないか、または許されていないバツクグラウンド
期間において、２つのリフレツシユ制御モードの
うちのどちらかが実行されることができる。１つ
はメモリがデータをリフレツシユするためだけに
アドレスされるリフレツシユモードである。もう
１つはデータのリフレツシユとデータビツトエラ
ーの検出および訂正とを同時に行なうためにメモ
リがアクセスされるモードである。さらに特定的
に述べられるように、後者のモードは、１ビツト
エラーを持つそれぞれのデータワードを浄化し、
それによつて多ビツトエラーが蓄積するのを防止
し、かつ、このバツクグラウンド機能を実行する
のに必要とされるオーバヘツドタイムを有意に増
加させることなくメモリの読出／書込モードの速
度を増加させるという利点を有する。

【図面の簡単な説明】

第１図はコンピユータシステムのブロツク図で
ある。第２図はメモリアクセスに用いられるアド
レスを例示する図である。第３図はこの発明のダ
イナミツク・メモリ・コントローラのブロツク図
である。 発明を実行するために最も良い方法 第１図は中央処理装置（CPU）１２と、デー
タワードを記憶するダイナミツクメモリ１４と、
エラー検出および訂正ネツトワーク１６とシステ
ムデータバス１８とを備えるコンピユーシステム
の全体１０を示す。エラー検出および訂正ネツト
ワーク１６は内部データバス２０および内部デー
タバス２２を介して、ダイナミツクメモリ１４と
システムデータバス１８との間でデータワードを
転送する。一方、別の内部データバス２４はシス
テムデータバス１８とCPU１２との間でデータ
ワードを転送する。したがつて、データワード
は、内部データバス２０、エラー検出および訂正
ネツトワーク１６、内部データバス２２、システ
ムデータバス１８および内部データバス２４を介
してダイナミツクメモリ１４からCPU１２へ転
送され、また、CPU１２からメモリ１４へのデ
ータワードの転送に対して逆の経路も生じる。従
来の方法においてメモリ１４は複数個のバンク、
たとえばバンクB₀−B₃の各々が複数個の行およ
び複数個の列を有する４個のバンクB₀−B₃を備
えることができる。 ダイナミツク・メモリ・コントローラ（DMC）
２６は、以下にさらに十分に述べられる４つのモ
ード、すなわち、（０）エラー検出および訂正を
伴わないリフレツシユ、(1)エラー検出および訂正
を伴うリフレツシユ、(2)読出／書込および(3)クリ
アを含む４つのモードの下でメモリ１４へのアク
セスを制御する。ダイナミツク・メモリ・コント
ローラ２６はCPU１２からアドレスバス２８を
介してアドレスデータを受け、アドレスバス３
０、行アドレスストローブ（）線３２およ
び列アドレスストローブ（）線３４へメモ
リ・アクセス・アドレスデータを与える。さらに
詳しく述べられるように、動作モードに依存し
て、ダイナミツク・メモリ・コントローラ２６は
アドレスバス２８で受けたアドレスデータに応答
するかまたはバス３０、線３２および線３４を介
してメモリをアクセスするためのそれ自体のアド
レスデータを内部に発生する。 タイミングコントローラ３６は制御線３８と、
線４２および線４４を介してダイナミツク・メモ
リ・コントローラ２６およびコントローラ３６の
間に結合されるタイミングコントロールまたは遅
延４０とを介してダイナミツク・メモリ・コント
ローラ２６を制御する。コントローラはCPU１
２から制御線４６を介してメモリ制御データを受
け、書込許可（WE）信号をデータワードの読出
または書込を制御するたにメモリ１４へ線４８を
介して発生し、かつまた制御線５０を介してエラ
ー検出および訂正ネツトワーク１６を制御する。 第２図は、以下にさらに特定的に議論されるよ
うに、メモリ１４のアクセスを説明するために用
いられる予め定められたビツト長のアドレスワー
ド５２を例示する。アドレスワード５２は、示さ
れるように、CPU１２によつて発生されるか、
またはダイナミツク・メモリ・コントローラ２６
によつて内部に発生されることができる。アドレ
スワード５２は行アドレス部分５２Ｒ、列アドレ
ス部分５２Ｃおよびバンクアドレス部分５２Ｂを
有する。アドレスワード５２のうち、行アドレス
部分５２Ｒは最下位ビツト（SLB）を、列アド
レス部分５２Ｃは次の上位ビツトを、バンクアド
レス部分５２Ｂは最上位ビツト（MSB）を備え
る。アドレス部分５２Ｒ，５２Ｃ，５２Ｂのそれ
ぞれにおけるビツトの数はメモリ１４の形状およ
び配置に依存する。たとえば、メモリ１４がバン
クB₀−B₃の１個あたり128行と512列とを有する
４つのバンクB₀−B₃を有するとすると、行アド
レス部分５２Ｒは７ビツトを有し、列アドレス部
分５２Ｃは９ビツトを有しかつバンクアドレス部
分は２ビツトを有する。容易に理解されるよう
に、それぞれの部分５２Ｒ，５２Ｃ，５２Ｂのビ
ツト長はまた、メモリ１４の形状および配置に依
存して、別のものにすることができる。 第３図は、前述の４つの動作モードの下でメモ
リ１４へのアクセスを制御するダイナミツク・メ
モリ・コントローラ２６を示す。ダイナミツク・
メモリ・コントローラ２６は２つの線５４を介し
てビツトMC₀およびMC₁を有する２ビツトのモ
ード制御（MC）ワードを受ける。表はMC₀お
よびMC₁によつて識別される４つの異なるモー
ドを以下のとおりに与える。

【表】 特に、モード０はメモリ１４へのアクセスがデ
ータワードをリフレツシユする場合にのみ生じる
エラー検出および訂正を伴わないリフレツシユモ
ードである。モード１はメモリ１４へのアクセス
が、データワードのリフレツシユと任意のビツト
エラーの検出および訂正を同時に行なう場合か、
またはパワーアツプされたメモリを初期化する場
合に対して生ずるエラー検出および訂正を伴うリ
フレツシユモードである。モード２はメモリ１４
へのアクセスがデータの読出または書込に対して
制御される通常の読出／書込モードである。モー
ド３は、さらに詳しく述べられるように、クリア
モードであつて、ダイナミツク・メモリ・コント
ローラ２６をクリアするために用いられる。 一般に５６で示されるラツチは、モード２に対
してCPU１２からアドレスバス２８を介して受
けたアドレスワード５２を記憶するために用いら
れる。ラツチ５６は行アドレスラツチ５６Ｒ、列
アドレスラツチ５６Ｃおよびバンクアドレスラツ
チ５６Ｂを含む。ラツチ５６Ｒは行アドレス部分
５２Ｒ、すなわち、ビツト０−８を記憶する。ラ
ツチ５６Ｃは列アドレス部分５２Ｃ、すなわち、
ビツト９−１７を記憶し、ラツチ５６Ｂはバンク
アドレス部分５２Ｂ、すなわち、メモリ１４の４
つのバンクB₀−B₃のうち選択されるべき１つの
識別する２つの選択ビツトSEL０およびSEL１を
記憶する。ラツチイネーブル（LE）信号は線５
７を介してラツチ５６によつて受けられる。LE
はラツチ５６を透明にし、それによつてそれぞれ
のラツチ５６Ｒ，５６Ｃ，５６Ｂがバス２８上の
新しい入力アドレスデータを受入れられるように
するアクテイブ・ハイ入力である。LEがローレ
ベルのとき、入力アドレスデータはラツチ５６
Ｒ，５６Ｃ，５６Ｂによつてラツチされる。 一般に５８で示されるアドレスカウンタはモー
ド０およびモード１に対して内部にアドレスデー
タを発生するために用いられる。アドレスカウン
タ５８は、行アドレス部分５２Ｒを与える行アド
レスカウンタ５８Ｒと、列アドレス部分５２Ｃを
与える列アドレスカウンタ５８Ｃとバンクアドレ
ス部分５２Ｂを与えるバンクアドレスカウンタ５
８Ｂとを備える。アドレスカウンタ５８はAND
ゲート６０の出力によつて線６１を介してクリア
される。このとき、ゲート６０への入力は、線５
４を介して伝送されるビツトMC₁およびMC₂で
ある。MC₁およびMC₂が論理１１（表参照）
であるとき、ゲート６０は線６１を介してアドレ
スカウンタ５８をクリアすることが許可される。 アドレスカウンタ５８はANDゲート６２の線
６３上への出力によつてクロツクされる。線６４
上のゲート６２への一方入力は行アドレスストロ
ーブ入力であり、線６５上の他方入力は
ORゲート６６の出力からのイネーブル信号であ
る。MC₀はゲート６６へ一方入力として直接与
えられ、一方MC₁はインバータ６７および線６
８を介してゲート６６の他方入力として与えられ
る。したがつて、モード０、モード１およびモー
ド３に対して、ゲート６６はその入力の一方また
は両方に論理１を有し、線６５へ論理１のイネー
ブル信号を与え、ゲート６２をイネーブル状態に
する。次に、がハイになつたとき、ゲート
６２は線６３へ論理１を出力して、アドレスカウ
ンタ５８をクロツクする。 ４個のポートを有するマルチプレクサ７０は、
線７２を介してのラツチ５６Ｒに記憶される行ア
ドレス部分５２Ｒを、線７４を介してのラツチ５
６Ｃに記憶された列アドレス部分５２Ｃを、線７
６を介しての行アドレスカウンタ５８Ｒによつて
発生された行アドレス部分５２Ｒを、線７８を介
しての列アドレスカウンタ５８Ｃによつて発生さ
れた列アドレス部分５２Ｃをそれぞれ受ける。マ
ルチプレクサ７０は、マルチプレクサコントロー
ル８２によつて線８４上へ発生される４ビツトワ
ードS₀−S₃に応答して、これらの４個の入力の任
意の１個を線８０上への出力に切換える。 マルチプレクサコントロール８２は、線８６か
ら受けるマルチプレクサ選択（MSEL）信号同
様、線５４上を伝送されるMC₀，MC₁に応答す
る。MSELがハイまたは論理１のとき、線７２ま
たは線７６上の下位側のビツト、すなわち、行ア
ドレス部分５２Ｒは、MC₀，MC₁によつて定義
されるモードに依存して出力線８０へ切換えられ
る。また、MSELがローのとき、線７４または線
７８上の上位側のビツト、すなわち、列アドレス
部分５２Ｃは、またMC₀，MC₁によつて定義さ
れるモードに依存して線８０へ切換えられる。 行アドレスストローブ（）デコーダ８８
は線９０を介してラツチ５６Ｂの出力に結合され
る入力を有する。デコーダ８８はまた、線
９２を介してその入力がであるインバータ
９４の出力に結合される入力を有する。デ
コーダ８８はまた、線５４を介して受けたMC₀，
MC₁をデコードしその出力を線９６へ与える。 線９６上のデコードされた出力は、それぞれバ
ンクB₀−B₃を活性化する４個の行アドレススト
ローブ₀−₃信号のうちの任意の１個ま
たはすべてである筈である。示されていないが、
マルチプレクサ７０によつて線８０上へ切換えら
れた行アドレス部分５２Ｒは₀−₃に応
答してメモリ１４内にラツチされる。モード０
（エラー検出および訂正を伴なわないリフレツシ
ユ）およびモード１（エラー検出および訂正を伴
なうリフレツシユ）に対して、デコーダ８
８はに応答して４つのアクテイブ₀−
RAS₃のすべてを出力することによつて応答す
る。モード２（読出／書込）に対して、₀−
RAS₃のうちの１個が、線９０上のSEL０，SEL
１によつて識別されるように、に応答して
アクテイブ・ロー状態になる。 列アドレスストローブ（）デコーダ９８
は線１００を介したバンクカウンタ５８Ｂの出力
同様、線９０を介してバンクラツチ５６Ｂの出力
を受ける。デコーダ９８はまたインバータ
１０１および入力線１０１ａを介して、線５４上
のMC₀，MC₁同様、線１０２上の伝送された列
アドレスストローブ入力に応答する。 デコーダ９８のデコードされた出力は、
線１０４上へ与えられ、かつバンクB₀−B₃をそ
れぞれ活性化する４個の列アドレスストローブ
（₀−₃）信号のうちの任意の１個である。
示されていないが、マルチプレクサ７０によつて
線８０上へ切換えられる列アドレス部分５２Ｃ
は、₀−₃に応答してメモリ１４内にラツ
チされる。モード０（エラー検出および訂正を伴
なわないリフレツシユ）に対して、４個の₀
−₃のすべては非活性状態のままである。モ
ード１（エラー検出および訂正を伴なうリフレツ
シユ）に対しては、線１００上のバンクアドレス
部分５２Ｂによつて識別されるように、４個の
CAS₀−₃のうちの１個がに応答して線
１０４上へ与えられる。モード２（読出／書込）
に対して、線９０上のバンクアドレス部分５２Ｂ
によつて識別されるように、４個の₀−₃
のうちの１個がに応答して線１０４上に与
えられる。 線１０６上のチツプ選択（）信号はマルチ
プレクサコントローラ８２、デコーダ８８
およびデコーダ９８をイネーブル状態にす
るために用いられる。がローのとき、ダイナ
ミツク・メモリ・コントローラ２６は４個のすべ
ての動作モードのうちで、以下に述べられる通常
の方法で動作する。がハイになつたとき、ダ
イナミツク・メモリ・コントローラ２６はまだモ
ード０およびモード１を実行するが、モード２を
実行しない。 出力イネーブル（）信号によつてマルチプ
レクサ７０、デコーダ８８およびデコ
ーダ９８の出力の駆動またはデイスエーブル状態
にすることが可能となる出力駆動回路は、また一
般に１０８で示される。これらの出力の各々はア
ドレスバス３０、線３２および線３４
上に与えられる。 再び第１図を参照して、タイミングコントロー
ラ３６はリフレツシユモードおよびエラー検出お
よび訂正が生じ得る書込／読出モードを独立に実
行することができるコンピユータシステムにおい
て用いられていた従来のコントローラに類似して
いる。しかしながら、さらに加えて、コントロー
ラ３６は、この発明の目的のために、CPU１２
から線４６を介して受けた制御信号に応答するこ
とができる。コントローラ３６は、適当なとき
に、線４２へを出力し、それは、遅延４０
によつて与えられる遅延の後、ダイナミツク・メ
モリ・コントローラ２６の線６４で受けられるた
めにを線４４上へ出力する。遅延４０は、
RASIに連続しかつ応答するその出力がMSELお
よびであるタイミングタツプ（図示せず）
を有する。コントローラ３６はまたCPU１２か
らの制御信号をデコードしてMC₀，MC₁を線３
８上へ出力し、そして、それらはダイナミツク・
メモリ・コントローラ２６の線５４によつて伝送
される。 ダイナミツクメモリコントローラ２６の４つの
動作モードは次に述べられ、それに続いて、コン
ピユータシステム１０の全体動作の詳細な説明が
行なわれる。 モード０−エラー検出および訂正の伴なわないリ
フレツシユ MC₀，MC₁が論理００であるこのモードに対
して、マルチプレクサコントローラ８２はMC₀，
MC₁に応答してマルチプレクサ７０を制御し、
線７６を線８０へ結合する。それゆえ、行カウン
タ５８Ｒは線６５上のイネーブル信号および線６
４上のに応答して線６３上のゲート６２の
出力によつてクロツクされるので、行カウンタ５
８Ｒからの行アドレス部分５２Ｒの各々は線７６
から線８０へ切換えられ、アドレスバス３０を介
してメモリ１４へ出力される。デコーダ８
８は、インバータ９４を介して線６４上の
に応答し、かつ４個の₀−₃をすべて出
力することによつてMC₀，MC₁に応答し、それ
によつて、すべてのバンクB₀−B₃の複数個の行
を活性化する。デコーダ９８は線９６上に
非活性の₀−₃を出力することによつて、
MC₀，MC₁に応答し、それによつて、すべての
バンクB₀−B₃の複数個の列を非活性状態とする。 その結果、メモリ１４のバンクB₀−B₃のそれ
ぞれにおける或る与えられた行が、行カウンタ５
８Ｒの特定の行アドレス部分５２Ｒによつて特定
されたアドレスにおいて活性化される。このよう
にして、バンクB₀−B₃のそれぞれにおける１つ
の行すなわち、メモリ１４におけるデータの４つ
の行がリフレツシユサイクルの間に同時にリフレ
ツシユされることができる。 その後、線６４上へのの発生ごとに、行
カウンタ５８Ｒはクロツクされて、新しい行アド
レス部分５２Ｒをマルチプレクサ７０によつて線
８０に結合される線７６上へ与える。それゆえ、
メモリ１４のバンクB₀−B₃のそれぞれにおける
１個ずつからなる４個の行の別のグループがリフ
レツシユされる。行カウンタ５８Ｒを増加させる
この過程はの発生ごとに継続し、それによ
つてメモリ１４のすべての行がリフレツシユされ
る。 モード１−エラー検出および訂正を伴なうリフレ
ツシユ（または初期化） このモードに対しては、MC₀，MC₁は論理０
１である。マルチプレクサコントローラ８２は
MC₀，MC₁およびMSELに応答して、線７６上
の行カウンタ５８Ｒの行アドレス部分５２Ｒまた
は線７８上の列カウンタ５８Ｃの列アドレス部分
５２Ｃを線８０へマルチプレクサ７０が結合させ
るようにする。既に述べられたように、MSELが
ハイのとき、線７６は線８０へ結合され、MSEL
がローのとき、線７８は線８０へ結合される。 また、このモードの間、デコーダ８８は
インバータ９４と線９２とを介して、線６４上の
RASIに応答し、かつMC₀，MC₁に応答して、４
つのバンクB₀−B₃における複数個の行を活性化
するためにアクテイブ信号₀−₃の４個
のすべてを与える。さらに、デコーダ９８
はインバータ１０１を介しての線１０２上の
CASIと、MC₀，MC₁と、バンクカウンタ５８Ｂ
からのバンクアドレス部分５２Ｂとに応答して、
バンクB₀−B₃のうちの１個における複数個の列
のうちの１個をそれぞれ活性化するために、４個
の信号₀−₃のうちの１個を線１０４へ出
力する。 動作において、アドレスカウンタ５８はクリア
されており、かつ第１のリフレツシユサイクルに
対して線６４上の第１のは発生されてお
り、アドレスカウンタ５８をクロツクすると仮定
する。結果として、MSELがハイのとき、バンク
B₀−B₃のそれぞれに１個ずつある４個の行は、
行カウンタ５８Ｒからの行アドレス部分５２Ｒに
よつてアドレスされ、かつ同時にリフレツシユさ
れる。そのとき、この第１のの発生期間中
に、MSELがローになつた場合、列カウンタ５８
Ｃからの列アドレス部分５２Ｃはメモリ１４へ結
合され、そこで、バンクアドレス部分５２Ｂおよ
びに応答して、₀−₃の１個によつ
て活性化された、バンクB₀−B₃の１個における
アドレスされた列内のデータワードが読出され
る。 読出されたデータワードは、次に、従来のエラ
ー検出および訂正のアルゴリズムがビツトエラー
の検出および訂正を行なうために用いられる従来
の読出−変更−書込（RMW）サイクルを実行す
るエラー検出および訂正ネツトワーク１６へ結合
される。アルゴリズムが完了したとき、もし或る
エラーが検出されたならば、データワードは、こ
の第１のリフレツシユサイクルに対してメモリ１
４のそのときにアドレスされている記憶位置に書
込まれる。 次に、適当なリフレツシユ時期の遅れの後、第
２のが第２のリフレツシユサイクルのため
に第64上へ与えられる。アドレスカウンタ５８は
再び、このによつてクロツクされる。行ア
ドレス部分５２Ｒは最も低い桁のアドレス部分で
あり、かつ列アドレス部分５２Ｃおよびバンクア
ドレス部分５２Ｂは、それぞれ、高位および最高
位のアドレス部分であるので、同一のバンクB₀
−B₃のうちの同一の列がアドレスされて活性化
されるが、４個のバンクB₀−B₃のそれぞれにお
ける１個の行からなる４個の行の新しいグループ
がアドレスされて活性化される。この結果、この
第２のリフレツシユサイクルに対して、MSELが
ハイのとき、４個の行の新しいグループがリフレ
ツシユされる。その後、MSELがローになると、
新しいデータワードが読出されてエラー検出およ
び訂正ネツトワーク１６へ与えられ、そこで既に
述べたように、別の読出−変更−書込サイクルが
実行される。 それぞれのリフレツシユサイクルに備えて、
RASIを用いてアドレスカウンタ５８をクロツク
し、次に、それぞれのリフレツシユサイクルの間
エラー検出および訂正を伴なうリフレツシユを実
行するというこの過程は、上述のように続けられ
る。行カウンタ５８Ｒが限度までクロツクされた
後は、次のリフレツシユサイクルに際して、列カ
ウンタ５８Ｃは増加して１個のバンクB₀−B₃の
新しい列をアドレスし、かつ行カウンタ５８Ｒは
その第１番目の行アドレス部分５２Ｒから再出発
する。その後、列カウンタ５８Ｃが限度までクロ
ツクされた場合、次のRASIに際してバンクカウ
ンタ５８Ｂは増加し、そこで別のバンクB₀−B₃
が活性化される。行および列のアドレス過程は上
述のように継続し、メモリ１４の全体をエラー検
出および訂正を伴なつてリフレツシユする。 さらに、この特定的なモード１は、パワーが最
初にコンピユータシステム１０に与えられたと
き、初期化の目的のために用いられる。メモリ１
４の全体がアクセスされるこのモードを用いて、
或る知られたデータパターンがメモリ１４を初期
化するために書込まれることができる。 モード２−読出／書込 MC₀，MC₁が論理１０であるこのモードに対
して、CPU１２から受けた入力アドレス５２は
ラツチ５６においてラツチされる。マルチプレク
サ・コントローラ８２はMC₀およびMC₁に応答
し、かつ第１にマルチプレクサ７０を線７２上の
行アドレス部分５２Ｒを選択させるようにし、次
に線７４上の列アドレス部分５２Ｃを選択させる
ようにすることによつてMSELに応答する。
RASデコーダ８８およびデコーダ９８の両
方は、それぞれおよびに応答して、
線９０上のバンクアドレス部分５２Ｂをデコード
し、線９６上へ₀−₃の１個および₀
−₃の１個をそれぞれ出力し、そこで、バン
クB₀−B₃の１個が活性化される。 この結果、エラー検出および訂正ネツトワーク
１６を介してメモリ１４のアドレスされた記憶位
置にデータが読出または書込みされる。 CPU１２は、このモードの間、メモリ１４へ
他のアクセスを要求するので、他のアドレスがラ
ツチ５６に記憶される。上述と同様の動作はダイ
ナミツク・メモリ・コントローラ２６によつて実
行され、ラツチ５６において記憶された特定のア
ドレス５６によつて識別されたメモリ記憶位置に
おいてメモリ１４をアクセスする。 モード３−クリア このモードはアドレスカウンタ５８をクリアす
るためと、上述のリフレツシユ系列、すなわち、
リフレツシユのみ（モード０）またはエラー検出
および訂正を伴なうリフレツシユ（モード１）の
開始地点にアドレスカウンタ５８を置くために用
いられる。このモードにおいて、MC₀，MC₁は
論理１１であり、そのことによりANDゲート６
０はイネーブル状態となり、アドレスカウンタ５
８をクリアする。加えて、デコーダ８８は
４個の₀−₃のすべてを出力することに
よつてMC₀，MC₁に応答するが、しかし一方、
CASデコーダ８８は非活性な₀−₃を出
力する。 システム全体の動作 コンピユータシステム１０の動作の一例とし
て、CPU１２がオンラインにあり、かつメモリ
１４へのアクセスを要求していると仮定する。ま
た、ダイナミツク・メモリ・コントローラ２６は
モード０またはモード１というバツクグラウンド
機能を実行していないとする。それゆえ、CPU
１２からの制御信号に応答して、コントローラ３
６は前述の制御信号をモード２に対して出力す
る。ダイナミツク・メモリ・コントローラ２６は
そのとき読出／書込のメモリアクセス機能を実行
する。 周期的に、かつCPU１２からの制御信号に応
答してコントローラ３６は制御信号を発生して、
ダイナミツク・メモリ・コントローラ２６をモー
ド０またはモード１状態にする。それゆえ、リフ
レツシユまたはエラー検出および訂正を伴なうリ
フレツシユのどちらかが実行されることができ
る。上述の代わりに、かつ先行のコンピユータシ
ステム１０と同様に、CPU１２が予め定められ
た時間内に線４６上の制御信号を介してこれらの
モードを要求していないならば、コントローラ３
６は制御信号を初期化してダイナミツク・メモ
リ・コントローラ２６をモード０またはモード１
にすることができる。 まとめとして、エラー検出および訂正を伴なう
リフレツシユ、すなわち、モード１を与えること
によつて、メモリ１４に記憶されたデータワード
は１ビツトのエラーを周期的になくすことがで
き、それによつて、或る与えられたデータワード
内に蓄積された多ビツトエラーの可能性を最小化
することができる。したがつて、たとえば、１ビ
ツトのエラーがデータワードに現われたならば、
それは、エラー検出および訂正ネツトワーク１６
およびその次のメモリ１４へ再書込みされる訂正
されたデータワードとによつて検出され訂正され
ることができる。データの或る行がリフレツシユ
されるサイクル中のエラー検出および訂正機能、
すなわち、モード１に対して述べられたようなリ
フレツシユサイクルごとに対するエラー検出およ
び訂正を伴なうリフレツシユの合併または同時動
作を実行するために必要とする付加的な時間はシ
ステムの性能を有意に低下させない。たとえば、
特性的に、メモリ１４のようなダイナミツクメモ
リは、近似的に、リフレツシユのみ（モード０）
を実行するためにそれらのバンド幅の２％を費
し、このことは、読出／書込動作（モード２）に
対してメモリ１４が約98％のバンド幅をもつて
CPU１２に対して稼動することができることを
意味する。エラー検出および訂正とリフレツシユ
とを合併（モード１）させることと、モード１の
エラー検出および訂正部分に対して、たとえば、
450ナノ秒の読出−変更−書込サイクルを用いる
こととによつて、エラー検出および訂正を伴なう
リフレツシユを実行するためのバンド幅はわずか
約2.9％に増加し、そのことによつて、CPU１２
によるメモリの稼動率はわずか97％に減少するだ
けである。 メモリの稼動率が97％に減少する一方、メモリ
の読出／書込モード２の速度は有意に増加する。
これは、メモリ１４に記憶されるデータワードが
ほとんどビツトエラーを有せず、そのことにより
エラー検出および訂正ネツトワーク１６が直接に
かつ素早くデータワードをバス１８へ通過させる
ことができるからである。 この発明の他の概念と主題と利点は図面および
添付された請求の範囲の研究から得られる。