JPH0612613B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0612613B2
JPH0612613B2 JP61058205A JP5820586A JPH0612613B2 JP H0612613 B2 JPH0612613 B2 JP H0612613B2 JP 61058205 A JP61058205 A JP 61058205A JP 5820586 A JP5820586 A JP 5820586A JP H0612613 B2 JPH0612613 B2 JP H0612613B2
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Description

【発明の詳細な説明】 〔概 要〕 本発明にかかる半導体記憶装置は、複数個のセルブロッ
クと、該複数個のセルブロックを順次リフレッシュする
リフレッシュ用制御回路と、該複数個のセルブロックを
アクセスするアクセス用制御回路と、該アクセス用制御
回路と該複数個のセルブロックとの間のデータ通路内に
設けられたＥＣＣ回路とをそなえ、該アクセス用制御回
路から入出力されるデータが該ＥＣＣ回路によって所定
ビットの変換データ（所謂コード）に変換されて該複数
個のセルブロック内に記憶される。これによって、該ア
クセス用制御回路によって該複数個のセルブロックに対
するアクセス動作が行われる際、特定のセルブロックが
リフレッシュされていて該リフレッシュ中のセルブロッ
クに対するアクセス動作を行うことができなくても（す
なわち該リフレッシュ中のセルブロックについて正しい
データ（コード）を読み書きすることができなくて
も）、該ＥＣＣ回路によって、該アクセス用制御回路側
のデータを正しいデータに再生することができ、外部か
らみたとき、該リフレッシュの影響を受けることなく、
所定のアクセス動作を行うことができるようになる。
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に通常アクセス用制
御回路とリフレッシュ用制御際路とをそなえたダイナミ
ックメモリに関する。
〔従来の技術〕
第３図は、従来技術におけるこの種の半導体記憶装置
（ダイナミックＲＡＭ）を例示するもので、８個のセル
ブロック１０′乃至１７′をそなえ、各セルブロックに
は所定のメモリセルアレイ、ワードデコーダ、コラムデ
コーダ、などが設けられる。２′はリフレッシュ用制御
回路であって、該リフレッシュ用制御回路２′から出力
されるブロックアドレスおよび行アドレス信号によっ
て、所定のセルブロック、更には該セルブロック中の行
アドレス（所定のワード線に対応する）が順次選択され
て、該複数個のセルブロックの各ワード線に対応するメ
モリセルが順次リフレッシュされる。一方、３′は通常
アクセス用制御回路であって、該アクセス用制御街路
３′に外部から入力されるアドレス信号（ブロックアド
レス、行アドレスおよび列アドレスからなる）に応じ
て、該アドレス信号によって指定される所定のセルブロ
ック（そのとき指定されるブロックアドレスに対応す
る）における所定のメモリセル（そのとき指定される行
アドレスおよび列アドレスに対応する）が選択され、該
選択されたメモリセルに対して外部から所定のデータが
書込まれ又は該選択されたメモリセルから外部に所定の
データが読み出される。なお該リフレッシュ用制御回路
２′およびアクセス用制御回路３′からは、各セルブロ
ックに対し、その内部に設けられた各回路要素（例えば
デコーダなど）を駆動するための駆動クロックなども供
給されている。
４′は比較回路であって、該リフレッシュ用制御回路
２′から出力されるブロックアドレスと該アクセス用制
御回路３′から出力されるブロックアドレスとが比較さ
れる。そして該リフレッシュ用制御回路２′が所定のセ
ルブロック（例えば１０′）を選択しているとき（すな
わちセルブロック１０′内のメモリセルがリフレッシュ
中のとき）に、該アクセス用制御回路３′が同じセルブ
ロック（すなわち１０′）を選択したことが該比較回路
４′において検出（各制御回路２′、３′から出力され
るブロックアドレスが一致することによって検出）され
ると、該比較回路４′からの出力によって該アクセス用
制御回路３′の動作が一時的に停止される。
一方、該アクセス用制御回路３′が所定のセルブロック
を選択しているとき、該リフレッシュ用制御回路２′が
同じセルブロックを選択したことが該比較回路４′にお
いて検出されると、該比較回路４′からの出力によって
該リフレッシュ用制御回路２′の動作が一時的に停止さ
れ、これによって該セルブロックに対するリフレッシュ
が次回まで持ち越される。
〔発明が解決しようとする問題点〕
上述したように、第３図に示されるような従来形の半導
体記憶装置においては、特定のセルブロックがリフレッ
シュされている間は、該リフレッシュ中のセルブロック
に対して外部からアクセスする（すなわち該セルブロッ
クのデータを読み書きする）ことができず、このような
場合には該アクセス用制御回路３′の動作が一時的に中
断することに伴って、該半導体記憶装置と接続される外
部回路の動作をも一旦中断しなければならず、その機能
が中断されるという重大な問題点があった。
本発明はかかる問題点を解決するためになされたもの
で、該リフレッシュ中のセルブロックに対するアクセス
動作を行うことができなくても、そのことに関係なく該
アクセス用制御回路を介して正しいデータを読み書きす
ることができ、ダイナミックメモリでありながら外部か
らみたとき該リフレッシュの影響を受けることなく所定
のアクセス動作を行う（所謂擬似スタティックメモリと
しての動作を行う）ことができるようにしたものであ
る。
〔問題点を解決するための手段〕
かかる問題点を解決するために、本発明におては、複数
個のセルブロックと、該複数個のセルブロックを順次リ
フレッシュするリフレッシュ用制御回路と、該複数個の
セルブロックをアクセスするアクセス用制御回路と、該
アクセス用制御回路と該複数個のセルブロックとの間の
データ通路内に設けられたＥＣＣ回路とをそなえ、該ア
クセス用制御回路から入出力されるデータが該ＥＣＣ回
路によって所定ビットの変換データに変換されて該複数
個のセルブロック内に記憶され、リフレッシュされるワ
ード線とアクセスされるワード線がそれぞれ独立で選択
されることを特徴とする半導体記憶装置が提供される。
〔作 用〕
上記構成によれば、該複数個のセルブロック内に記憶さ
れている該変換データのうち、リフレッシュ中のセルブ
ロックに対応するデータが欠落しても、該ＥＣＣ回路に
よって該アクセス用制御回路側のデータを正しいデータ
として再生することができる。
この場合、１例として、該半導体記憶装置に８ビットの
データを記憶させる場合には、該８ビットのデータを該
ＥＣＣ回路によって１２ビットのデータ（コード）に変
換して各セルブロック（すなわち１２個のセルブロッ
ク）に記憶させることによって、該１２ビットのうちの
１ビット （リフレッシュ中のセルブロックに対応する）が欠落し
ても、該ＥＣＣ回路によって該アクセス用制御回路側の
データ（８ビットのデータ）を正しいデータに再生する
ことができる。
なお、該８ビットのデータを、該ＥＣＣ回路によって１
５ビットのデータ（コード）に変換して各セルブロック
（すなわち１５個のセルブロック）に記憶させることに
よって、後述する理由によって、該１５ビットのうちの
２ビットが欠落しても、該ＥＣＣ回路によって、該アク
セス用制御回路側のデータ（８ビットのデータ）を正し
いデータに再生することができる。
〔実施例〕
第１図は本発明の１実施例としての半導体記憶装置の構
成を示すもので、該第１図に示される装置においては、
外部からアクセス用制御回路３を介して入出力される８
ビットのデータを記憶させるために、１２個のセルブロ
ック100乃至111が設けられ、各セルブロックには所定の
メモリセルアレイ、ワードデコーダ、コラムデコーダな
どが設けられる。２はリフレッシュ用制御回路であっ
て、該リフレッシュ用制御回路２から出力されるブロッ
クアドレスおよび行アドレス信号によって、所定のセル
ブロック、更には該セルブロック中の行アドレスが順次
選択され、該複数個のセルブロックの各ワード線に対応
するメモリセルが順次リフレッシュされる。一方、３は
通常アクセス用制御回路であって、該アクセス用制御回
路３に外部から入力されるアドレス信号（行アドレスお
よび列アドレス信号からなる）にもとづいて、該複数個
の（この場合１２個の）各セルブロック100乃至111にお
ける所定のメモリセル（そのとき指定される行アドレス
および列アドレスに対応する）が同時に選択され、後述
するようにして、該選択された各メモリセルに対してＥ
ＣＣ回路５を介して所定のデータが並列的に書込まれ又
は該選択されたメモリから該ＥＣＣ回路５を介して所定
のデータが並列的に読み出される。なお第１図に示され
るものにおいても、該リフレッシュ用制御回路２および
該アクセス用制御回路３からは、各セルブロックに対
し、その内部に設けられた各回路要素（例えばデコーダ
など）を駆動するための駆動クロックが供給される。５
は後に詳述するＥＣＣ回路、６は該ＥＣＣ回路５から出
力される８ビットのデータを保持し、該アクセス用制御
回路３との間で所定の１ビットのデータを入出力する1/
8デコーダである。
400乃至411は該複数個のセルブロック100乃至111にそれ
ぞれ対応して設けられた選択回路であって、該選択回路
によって、該リフレッシュ用制御回路２からきた行アド
レスと該アクセス用制御回路３からきた行アドレスとが
選択的に、対応するセルブロック内の行デコーダに供給
される。すなわち、該リフレッシュ用制御回路２が所定
のセルブロック（例えば100）を選択しているとき（す
なわちセルブロック100がリフレッシュ中のとき）に
は、該リフレッシュ用制御回路２からきた行アドレスが
該セルブロック100内の行デコーダに供給されて該行ア
ドレスに対応するメモリセルがリフレッシュされ、この
ようなリフレッシュ期間中は、その後、該アクセス用制
御回路３からの該セルブロック100に対するアクセス動
作を行うことが禁止される。一方、該アクセス用制御回
路３によって各セルブロックに対するアクセス動作が行
われているときは、その後、該リフレッシュ用制御回路
２による特定のセルブロックに対するリフレッシュ動作
を行うことが禁止される。
したがって仮にどのセルブロックもリフレッシュされて
いないときに、該通常アクセス用制御回路３によって、
各セルブロック100乃至111における特定のメモリセルか
らの読出し動作が行われた場合には、１２ビットのデー
タが並列的に読み出されて該ＥＣＣ回路５に入力される
が、もし特定のセルブロック（例えば100）がリフレッ
シュ中のときに、該通常アクセス用制御回路３によって
各セルブロック100乃至111における特定のメモリセルか
らの読出し動作が行われた場合には、該リフレッシュ中
のセルブロック100に対してはそのアクセス動作が禁止
されて、該セルブロック100からのデータ読出しは行わ
れず、該セルブロック100からの読出しデータが欠落し
た１１ビットの読出しデータが並列的に該ＥＣＣ回路５
に入力される。
ここで該ＥＣＣ回路５には該セルブロック100乃至111側
から読出されるべき１２ビットのデータ（コード）のう
ち、何ビット目のデータが欠けても（ただし１個の
み）、その誤りを訂正して８ビットの正しいデータに再
生する機能を有し（このような機能を有するＥＣＣ回路
自体は周知である）、これによって上述したようにどこ
か１個のセルブロックがリフレッシュ中であっても、そ
れにより１ビット欠けた１１ビットのデータ（コード）
を正しい８ビットのデータに変換して該８ビットのデー
タを1/8デコーダ６側に出力することができる。そして
該アクセス用制御回路３から該1/8デコーダ６側に所定
のブロックアドレス信号を送出することによって所望の
ブロックアドレスに対応する１ビットのデータが選択さ
れて外部に読出される。
一方外部回路から該半導体記憶装置における所定のブロ
ックアドレスに対応して所定の書込みデータが入力され
た場合には、該アクセス用制御回路３から該1/8デコー
ダ６に対し所定のブロックアドレス信号を送出するとと
もに該書込みデータが出力され、該1/8デコーダ６に保
持されている８ビットのデータのうち該所定のブロック
アドレスに対応するデータが書き換えられ、このように
して新たに書き換えられた８ビットのデータが該ＥＣＣ
回路５によって１２ビットのデータ（コード）に変換さ
れてそれぞれ各セルブロック100乃至111内における各対
応メモリセル（所定の行アドレスおよび列アドレスに対
応する）に書込まれる。
なお該ＥＣＣ回路５には、上述したようにして各セルブ
ロック100乃至111から読出した１２ビットのデータ（ど
れかのセルブロックがリフレッシュされているときは該
セルブロックに対応するデータが欠落した１１ビットの
データ）を８ビットのデータに再生した直後において
も、該８ビットのデータを１２ビットのデータ（コー
ド）に逆変換して、該逆変換された１２ビットのデータ
をそれぞれ各セルブロック100乃至111の対応メモリセル
に書き戻しするように動作している。
ところで、上述したようにして外部回路から入力された
８ビットのデータは、該ＥＣＣ回路５において１２ビッ
トのデータ（コード）に変換されて該１２個のセルブロ
ックにおける各対応メモリセルに書込まれるが、この場
合仮に特定のセルブロック（例えば100）がリフレッシ
ュ中であったとすると、該セルブロック100に対してア
クセスすることができず、該セルブロック100内のメモ
リセルには所定のデータ（コード）が書込まれず、残り
のセルブロック100乃至111に対してのみ所定のデータ
（コード）の書込みが行われる。次いで該複数のセルブ
ロック100乃至111における各所定のメモリセルからそれ
ぞれデータの読出しが行われるとき、仮に上記書込み時
にリフレッシュ中であったセルブロック（すなわち10
0）と別のセルブロック（例えば101）がリフレッシュ中
であったとすると、該読出し時には該セルブロック101
に対してアスセスすることができず、該セルブロック10
1からのデータの読出しが行われなくなる。このような
ときには、上述したようにその直前の書込み時に上記セ
ルブロック100にも所定のデータが書込まれていないた
め、結局該読出し時には該セルブロック100および101か
らの読出しデータが欠落した（すなわち２ビットのデー
タが欠落した）データ（コード）が該ＥＣＣ回路５に入
力されることになる。
このような事態に対処するため、本発明の他の実施例に
おいては、該ＥＣＣ回路５として２ビット訂正の可能な
ＥＣＣ回路（所定ビットのデータ（コード）のうち、２
ビットまでの範囲でどのビットのデータが欠落してもこ
れを所定ビットの正しいデータに再生できるＥＣＣ回
路）が用いられる。そして上述した例のように、外部か
らアクセス用制御回路３を介して入出力されるデータが
８ビットであるとした倍には、該ＥＣＣ回路５を、該８
ビットのデータを１５ビットのデータ（コード）に変換
する回路構成とし、それに伴って該セルブロックの数が
１５個とされる。このようにすることによって該読出し
時において該１５個のデータ（コード）のうち、上述し
た理由によってどの２ビットが欠落しても、これを８ビ
ットの正しいデータに再生することができる。
第２図は、上記第１図に示される選択回路（例えば40
0）の構成を概略的に示すもので、該リフレッシュ用制
御回路２から出力されるブロックアドレス（ブロック選
択信号ＳＲ）によって、該セルブロック100が選択され
た場合には、第２図に示されるブロック選択信号ＳＲが
ハイレベルとなり、したがって常時オン状態にあるトラ
ンジスタＱ01乃至Ｑn1を介してトランジスタＱ02乃至Ｑ
n2がオンとなり、リフレッシュ用制御回路２から供給さ
れる行アドレス信号ＲＡ０乃至ＲＡｎがそのまま信号Ａ
０乃至Ａｎとなって該セルブロック100内に設けられた
行デコーダに入力され、所定のワード線に対応するメモ
リセルがリフレッシュされる。そしてこのようにブロッ
ク選択信号ＳＲがハイレベルになったときは、該アクセ
ス用制御回路３から各セルブロックの選択回路に供給さ
れるハイレベルのアスセス動作用ブロック選択信号ＳＡ
が、該選択回路400の各トランジスタＱ04乃至Ｑn4に入
力されることが禁止される。
一方、該セルブロック100がリフレッシュされていない
ときに該アクセス用制御回路３から該選択回路400にハ
イレベルのブロック選択信号ＳＡが供給されたときは、
常時オン状態にあるトランジスタＱ04乃至Ｑn4を介して
トランジスタＱ03乃至Ｑn3がオンとなり、アクセス用制
御回路３から供給される行アドレス信号ＡＡ０乃至ＡＡ
ｎがそのまま信号Ａ０乃至Ａｎとなって該セルブロック
100内に設けられた行デコーダに入力され、更に該アク
セス用制御回路３から供給される列アドレス信号（図示
しない）が該セルブロック100内に設けられた列デコー
ダに入力されることによって、所定のアドレスに対応す
るメモリセルについてのアクセス動作（データの読み書
き）が行われる。
〔発明の効果〕
本発明によれば、リフレッシュ中のセルブロックに対す
るアクセス動作を行うことができなくても、そのことに
関係なく該アクセス用制御回路を介して正しいデータを
読み書きすることができ、ダイナミックメモリでありな
がら、外部からみて該リフレッシュの影響なく所定のア
クセス動作を直ちに行うことができる。
【図面の簡単な説明】
第１図は、本発明の１実施例としての半導体記憶装置の
構成を示すブロック図、 第２図は、第１図の装置に用いられる選択回路の１具体
例を示す回路図、 第３図は、従来の半導体記憶装置の構成を例示するブロ
ック図である。 （符号の説明） 100,101,…111：セルブロック、 ２：リフレッシュ用制御回路、 ３：アクセス用制御回路、 400,401…411：選択回路、 ５：ＥＣＣ（エラー コレクティング コード）回路、 ６：1/8デコーダ、 10′，11′…17′：セルブロック、 ２′：リフレッシュ用制御回路、 ３′：アクセス用制御回路、 ４′：比較回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数個のセルブロックと、該複数個のセル
    ブロックを順次リフレッシュするリフレッシュ用制御回
    路と、該複数個のセルブロックをアクセスするアクセス
    用制御回路と、該アクセス用制御回路と該複数個のセル
    ブロックとの間のデータ通路内に設けられたＥＣＣ回路
    とをそなえ、該アクセス用制御回路から入出力されるデ
    ータが該ＥＣＣ回路によって所定ビットの変換データに
    変換されて該複数個のセルブロック内に記憶され、リフ
    レッシュされるワード線とアクセスされるワード線がそ
    れぞれ独立で選択されることを特徴とする半導体記憶装
    置。
  2. 【請求項２】該ＥＣＣ回路が、該複数個のセルブロック
    内に記憶されている該変換データのうち２ビットまでが
    欠けていても、該アクセス用制御回路側のデータを正し
    いデータに再生する、特許請求の範囲第１項記載の半導
    体記憶装置。
JP61058205A 1986-03-18 1986-03-18 半導体記憶装置 Expired - Lifetime JPH0612613B2 (ja)

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EP87400607A EP0238417B1 (en) 1986-03-18 1987-03-18 Semiconductor memory device
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