JPH0472402B2 - - Google Patents
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- JPH0472402B2 JPH0472402B2 JP56076948A JP7694881A JPH0472402B2 JP H0472402 B2 JPH0472402 B2 JP H0472402B2 JP 56076948 A JP56076948 A JP 56076948A JP 7694881 A JP7694881 A JP 7694881A JP H0472402 B2 JPH0472402 B2 JP H0472402B2
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Description
【発明の詳細な説明】
本発明は入力信号を増幅する同相増幅器と前記
入力信号を反転増幅する逆相増幅器のそれぞれの
出力端子間に負荷を接続して成る増幅路（一般に
B.T.L（バランスドトランスフオーマレス；
BALANCED TRANSFORMERLESS）増幅器
と言い、以下この名称を使用する）の保護回路に
関するもので、このような増幅器において、定常
動作状態で、動作中出力端子間が短絡した場合検
知回路を働かせて、保護すべきトランジスタのベ
ースドライブ電流を制限することで、出力端子間
短絡時、異常大電流によるトランジスタの破壊を
防止しようとするものである。
入力信号を反転増幅する逆相増幅器のそれぞれの
出力端子間に負荷を接続して成る増幅路（一般に
B.T.L（バランスドトランスフオーマレス；
BALANCED TRANSFORMERLESS）増幅器
と言い、以下この名称を使用する）の保護回路に
関するもので、このような増幅器において、定常
動作状態で、動作中出力端子間が短絡した場合検
知回路を働かせて、保護すべきトランジスタのベ
ースドライブ電流を制限することで、出力端子間
短絡時、異常大電流によるトランジスタの破壊を
防止しようとするものである。
第１図は保護回路が内蔵されていない従来の
B.T.L増幅器を示す。
B.T.L増幅器を示す。
第１図において、R1〜R12，R101〜R110は抵抗、
D1〜D3，D101〜D103はダイオード、Q1〜Q8，
Q101〜Q108はトランジスタ、C1，C2，C101，C102
はコンデンサ、RLは負荷、I0，I0′は電流がI0，
I0′の定電流源、VCCは電圧がVCCの電源、１は入
力端子、２は同相増幅器の出力端子、３は逆相
増幅器の出力端子、４は電源端子、５は接地端
子を示す。今、第１図のB.T.L増幅器において、
定常動作状態時から、支出力端子間の負荷短絡と
いう場合を考えると上側ダーリントン接続のトラ
ンジスタQ5，Q7は入力信号と同相でI0なる電流
で、Q105，Q107は入力信号と逆相でI0′なる電流で
ドライブされ、かつ下側ダーリントン接続のトラ
ンジスタQ6，Q8は入力信号と同相でI1なる電流
で、Q106，Q108は入力信号と逆相でI1′なる電流で
ドライブされ、トランジスタQ7，Q8，Q107，
Q108に異常大電流が流れ、消費電力が過大になつ
て破壊する。
D1〜D3，D101〜D103はダイオード、Q1〜Q8，
Q101〜Q108はトランジスタ、C1，C2，C101，C102
はコンデンサ、RLは負荷、I0，I0′は電流がI0，
I0′の定電流源、VCCは電圧がVCCの電源、１は入
力端子、２は同相増幅器の出力端子、３は逆相
増幅器の出力端子、４は電源端子、５は接地端
子を示す。今、第１図のB.T.L増幅器において、
定常動作状態時から、支出力端子間の負荷短絡と
いう場合を考えると上側ダーリントン接続のトラ
ンジスタQ5，Q7は入力信号と同相でI0なる電流
で、Q105，Q107は入力信号と逆相でI0′なる電流で
ドライブされ、かつ下側ダーリントン接続のトラ
ンジスタQ6，Q8は入力信号と同相でI1なる電流
で、Q106，Q108は入力信号と逆相でI1′なる電流で
ドライブされ、トランジスタQ7，Q8，Q107，
Q108に異常大電流が流れ、消費電力が過大になつ
て破壊する。
ここでI1，I1′は以下に示す電流値であり、
VBEQ1，VBEQ101，VBEQB3，VBEQ103，VBEQ4，VBEQ104
はそれぞれトランジスタQ1，Q101，Q3，Q103，
Q4，Q104のベース−エミツタ間電圧を示す。
VBEQ1，VBEQ101，VBEQB3，VBEQ103，VBEQ4，VBEQ104
はそれぞれトランジスタQ1，Q101，Q3，Q103，
Q4，Q104のベース−エミツタ間電圧を示す。
I1＝〔｛（R2／R1＋R2VCC−VBEQ1）×R4／R5−VB
EQ3｝×R8／R7−VBEQ4〕×１／R9 I1′＝〔｛（R102／R101＋R102VCC−VBEQ101）×
R104／R105−VBEQ103｝×R108／R107−VBEQ104〕×１／
R109 本発明は上述のごとく、従来技術によるB.T.L
増幅器の出力端子間Ｋ短絡という異常状態におけ
るトランジスタの破壊を防止する保護回路を提供
するものである。
EQ3｝×R8／R7−VBEQ4〕×１／R9 I1′＝〔｛（R102／R101＋R102VCC−VBEQ101）×
R104／R105−VBEQ103｝×R108／R107−VBEQ104〕×１／
R109 本発明は上述のごとく、従来技術によるB.T.L
増幅器の出力端子間Ｋ短絡という異常状態におけ
るトランジスタの破壊を防止する保護回路を提供
するものである。
本発明によれば、入力信号を増幅する同相増幅
器と、前記入力信号を反転増幅する逆相増幅器の
それぞれの出力端子に負荷を接続してなる増幅器
の保護回路であつて、前記同相増幅器及び逆相増
幅器の出力端子間に２個以上直列接続された抵抗
を有し、該直列接続された抵抗間の接続点を電圧
を第１の入力とし、かつ前記同相増幅器又は逆相
増幅器の出力電流を検出して電圧変換する回路を
備え、該電圧変換回路の出力電圧を第２の入力と
する差動増幅器を有し、該差動増幅器の出力によ
つて、前記の同相増幅器及び逆相増幅器の出力電
流を設定値以下に制御する手段を備えてなること
を特徴とする保護回路が得られる。
器と、前記入力信号を反転増幅する逆相増幅器の
それぞれの出力端子に負荷を接続してなる増幅器
の保護回路であつて、前記同相増幅器及び逆相増
幅器の出力端子間に２個以上直列接続された抵抗
を有し、該直列接続された抵抗間の接続点を電圧
を第１の入力とし、かつ前記同相増幅器又は逆相
増幅器の出力電流を検出して電圧変換する回路を
備え、該電圧変換回路の出力電圧を第２の入力と
する差動増幅器を有し、該差動増幅器の出力によ
つて、前記の同相増幅器及び逆相増幅器の出力電
流を設定値以下に制御する手段を備えてなること
を特徴とする保護回路が得られる。
第２図は本発明保護回路を説明するための図
で、R13〜R18は抵抗、D4はダイオード、Q9〜Q15
はトランジスタ、２は同相又は逆相増幅器の出力
端子、３は逆相又は同相増幅器の出力端子、４は
電源端子、５は接地端子、６，７は保護すべきト
ランジスタに接続する端子を示している。
で、R13〜R18は抵抗、D4はダイオード、Q9〜Q15
はトランジスタ、２は同相又は逆相増幅器の出力
端子、３は逆相又は同相増幅器の出力端子、４は
電源端子、５は接地端子、６，７は保護すべきト
ランジスタに接続する端子を示している。
第２図において出力端子間２，３が短絡した場
合、保護すべきトランジスタ（一部を点線で示
す）に入力信号に応じてＩ，I′なる電流が流れ始
めるが、この保護すべきトランジスタとベース−
エミツタが共通のトランジスタQ10，Q15のコレ
クタにＩ，I′に比例した電流が流れる。トランジ
スタQ15のコレクタ電流はトランジスタQ9をドラ
イブし抵抗R13に電圧降下を生じさせ、トランジ
スタQ11のベースに順バイアス電圧を与え、トラ
ンジスタQ11が導通し、端子６にコレクタ電流が
流れ、端子６に接続されている保護すべきトラン
ジスタのベースドライブ電流を制限し、同様にト
ランジスタQ10のコレクタ電流は抵抗R14に電圧
降下を生じさせ、トランジスタQ13のベースに順
バイアス電圧を与え、トランジスタQ13が導通
し、端子７にコレクタ電流が流れ、端子７に接続
されている保護すべきトランジスタのベースドラ
イブ電流を制限し、保護すべきトランジスタに異
常大電流が流れないようにして、トランジスタの
破壊を防止する。尚、差動増幅器のもう一方のト
ランジスタQ12，Q14は出力端子間が短絡されて
いる為、ベースバイアス電圧が与えられていない
のは言うまでもない。
合、保護すべきトランジスタ（一部を点線で示
す）に入力信号に応じてＩ，I′なる電流が流れ始
めるが、この保護すべきトランジスタとベース−
エミツタが共通のトランジスタQ10，Q15のコレ
クタにＩ，I′に比例した電流が流れる。トランジ
スタQ15のコレクタ電流はトランジスタQ9をドラ
イブし抵抗R13に電圧降下を生じさせ、トランジ
スタQ11のベースに順バイアス電圧を与え、トラ
ンジスタQ11が導通し、端子６にコレクタ電流が
流れ、端子６に接続されている保護すべきトラン
ジスタのベースドライブ電流を制限し、同様にト
ランジスタQ10のコレクタ電流は抵抗R14に電圧
降下を生じさせ、トランジスタQ13のベースに順
バイアス電圧を与え、トランジスタQ13が導通
し、端子７にコレクタ電流が流れ、端子７に接続
されている保護すべきトランジスタのベースドラ
イブ電流を制限し、保護すべきトランジスタに異
常大電流が流れないようにして、トランジスタの
破壊を防止する。尚、差動増幅器のもう一方のト
ランジスタQ12，Q14は出力端子間が短絡されて
いる為、ベースバイアス電圧が与えられていない
のは言うまでもない。
次に本発明の具体的実施例の１つを第３図に示
した。第３図において、R1〜R18，R101，R110は
抵抗、D1〜D4，D101〜D103はダイオード、Q1〜
Q15，Q101〜Q105はトランジスタ、RLは負荷、
C1，C2，C101，C102はコンデンサ、I0，I0′は電流
がI0，I0′なる定電流源、VCCは電圧がVCCの電源、
１は入力端子、２は同相増幅器Ｉの出力端子、３
は逆相増幅器の出力端子、４は電源端子、５は
接地端子を示す。
した。第３図において、R1〜R18，R101，R110は
抵抗、D1〜D4，D101〜D103はダイオード、Q1〜
Q15，Q101〜Q105はトランジスタ、RLは負荷、
C1，C2，C101，C102はコンデンサ、I0，I0′は電流
がI0，I0′なる定電流源、VCCは電圧がVCCの電源、
１は入力端子、２は同相増幅器Ｉの出力端子、３
は逆相増幅器の出力端子、４は電源端子、５は
接地端子を示す。
第３図において、同相増幅器Ｉ、逆相増幅器
とも出力段は一般に知られているＢ級シングルエ
ンドプツシユプル構成である。今、このB.T.L増
幅器での定常動作状態では、例えば、１の入力端
子に第４図ａに示す正弦波入力信号を印加した時
同相増幅器の出力端子２に第４図ｂに示す出力信
号が、逆相増幅器の出力端子３に第４図ｃに示す
出力信号が出力され、負荷RLには、第４図ａに
示す入力信号の正の半サイクル時には、トランジ
スタQ7，Q108が導通してＩなる出力電流が流れ、
入力信号の負の半サイクル時には、Q107，Q8が
導通して、I′なる出力電流が流れ、負荷RLの両端
には、入力信号の正の半サイクル時V0＝RL×Ｉ、
負の半サイクル時、V0′＝RL×I′なる出力電圧が
生じる。入力信号の正の半サイクル時、トランジ
スタQ12のベースと出力端子３間の電圧VBQ12は VBQ12＝V0／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ7が
導通している為、ベース・エミツタが共通のトラ
ンジスタQ15のコレクタに出力電流Ｉに比例した
電流I2が流れ、ダイオードD4、トランジスタQ9
の電流ミラー回路を介してトランジスタQ11のベ
ースと出力端子３間にVBQ11＝I2×R13なる電圧を
与える。ここで、VBQ12とVBQ11の電圧を定常動作
時常にVBQ12＞VBQ11になるように、トランジスタ
Q7，Q15の面積比、抵抗R13，R15，R17，R18の抵
抗値を設定すれば、トランジスタQ11は不導通に
なり、定常動作時には出力トランジスタQ7のベ
ースドライブ電流を制限しない。この時、トラン
ジスタQ14は、出力端子３に大して、Q14のベー
ス側電位が高く出力端子３側電位が低いという逆
バイアスになり不導通、かつ、トランジスタQ13
のベースと出力端子３間電圧は、出力トランジス
タQ8が不導通であるため、このトランジスタと
ベース、エミツタが共通のトランジスタQ10のコ
レクタには、電流が流れず、その為抵抗R14に電
圧降下が生じない為、ベースバイアス電圧が与え
られず、不導通である。入力信号の負の半サイク
ル時、トランジスタQ14のベースと出力端子３間
電圧VBQ14は VBQ14＝V0′／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ8が
導通している為、このトランジスタとベース、エ
ミツタが共通のトランジスタQ10のコレクタに出
力電流I′に比例した電流I2′が流れ、トランジスタ
Q13のベースと出力端子３間にVBQ13＝I2′×R14な
る電圧を与える。ここでVBQ14とVBQ13の電圧を定
常動作時、常にVBQ14＜VBQ13になるようにトラン
ジスタQ3，Q10の面積比、抵抗R14，R16，R17，
R18の抵抗値を設定すれば、トランジスタQ13は
不導通になり、定常動作時には、出力トランジス
タQ8のベースドライブ電流を制限しない。この
時トランジスタQ12は、出力端子３に対してQ12
のベース側電位が低く、出力端子３側電位が高い
という逆バイアスになり不導通、かつトランジス
タQ11のベースと出力端子３間電圧は出力トラン
ジスタQ7が不導通であるため、ベース・エミツ
タが共通のトランジスタQ15のコレクタには電流
が流れず、抵抗R13に電圧降下が生じない為ベー
スバイアス電圧が与えられず不導通である。故に
定常動作時には、この保護回路は動作しない。
とも出力段は一般に知られているＢ級シングルエ
ンドプツシユプル構成である。今、このB.T.L増
幅器での定常動作状態では、例えば、１の入力端
子に第４図ａに示す正弦波入力信号を印加した時
同相増幅器の出力端子２に第４図ｂに示す出力信
号が、逆相増幅器の出力端子３に第４図ｃに示す
出力信号が出力され、負荷RLには、第４図ａに
示す入力信号の正の半サイクル時には、トランジ
スタQ7，Q108が導通してＩなる出力電流が流れ、
入力信号の負の半サイクル時には、Q107，Q8が
導通して、I′なる出力電流が流れ、負荷RLの両端
には、入力信号の正の半サイクル時V0＝RL×Ｉ、
負の半サイクル時、V0′＝RL×I′なる出力電圧が
生じる。入力信号の正の半サイクル時、トランジ
スタQ12のベースと出力端子３間の電圧VBQ12は VBQ12＝V0／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ7が
導通している為、ベース・エミツタが共通のトラ
ンジスタQ15のコレクタに出力電流Ｉに比例した
電流I2が流れ、ダイオードD4、トランジスタQ9
の電流ミラー回路を介してトランジスタQ11のベ
ースと出力端子３間にVBQ11＝I2×R13なる電圧を
与える。ここで、VBQ12とVBQ11の電圧を定常動作
時常にVBQ12＞VBQ11になるように、トランジスタ
Q7，Q15の面積比、抵抗R13，R15，R17，R18の抵
抗値を設定すれば、トランジスタQ11は不導通に
なり、定常動作時には出力トランジスタQ7のベ
ースドライブ電流を制限しない。この時、トラン
ジスタQ14は、出力端子３に大して、Q14のベー
ス側電位が高く出力端子３側電位が低いという逆
バイアスになり不導通、かつ、トランジスタQ13
のベースと出力端子３間電圧は、出力トランジス
タQ8が不導通であるため、このトランジスタと
ベース、エミツタが共通のトランジスタQ10のコ
レクタには、電流が流れず、その為抵抗R14に電
圧降下が生じない為、ベースバイアス電圧が与え
られず、不導通である。入力信号の負の半サイク
ル時、トランジスタQ14のベースと出力端子３間
電圧VBQ14は VBQ14＝V0′／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ8が
導通している為、このトランジスタとベース、エ
ミツタが共通のトランジスタQ10のコレクタに出
力電流I′に比例した電流I2′が流れ、トランジスタ
Q13のベースと出力端子３間にVBQ13＝I2′×R14な
る電圧を与える。ここでVBQ14とVBQ13の電圧を定
常動作時、常にVBQ14＜VBQ13になるようにトラン
ジスタQ3，Q10の面積比、抵抗R14，R16，R17，
R18の抵抗値を設定すれば、トランジスタQ13は
不導通になり、定常動作時には、出力トランジス
タQ8のベースドライブ電流を制限しない。この
時トランジスタQ12は、出力端子３に対してQ12
のベース側電位が低く、出力端子３側電位が高い
という逆バイアスになり不導通、かつトランジス
タQ11のベースと出力端子３間電圧は出力トラン
ジスタQ7が不導通であるため、ベース・エミツ
タが共通のトランジスタQ15のコレクタには電流
が流れず、抵抗R13に電圧降下が生じない為ベー
スバイアス電圧が与えられず不導通である。故に
定常動作時には、この保護回路は動作しない。
今、ここで出力端子間２，３が短絡という異常
状態になると、入力信号の正の半サイクル時トラ
ンジスタQ7，Q108にISなる異常電流が流れ始める
が、同時にトランジスタQ7とベース、エミツタ
が共通のトランジスタQ15のコレクタにもこの異
常電流ISに比例した電流IS1が流れ、ダイオードD4
とトランジスタQ9の電流ミラー回路により、ト
ランジスタQ9のコレクタに電流IS1が流れ抵抗R13
の両端に電圧降下を生じ、トランジスタQ11のベ
ース・エミツタ間に順バイアス電圧が加わり、ト
ランジスタQ11が動作し、コレクタ出力電流によ
り、トランジスタQ5のベースドライブ電流を吸
収して、終段の出力トランジスタQ7のベースに
注入するドライブ電流を制限することで異常電流
によるトランジスタQ7の破壊を防止する。この
時差動対のトランジスタQ12のベースは出力端子
間２，３が短絡しているためバイアス電圧が与え
られないのは言うまでもない。
状態になると、入力信号の正の半サイクル時トラ
ンジスタQ7，Q108にISなる異常電流が流れ始める
が、同時にトランジスタQ7とベース、エミツタ
が共通のトランジスタQ15のコレクタにもこの異
常電流ISに比例した電流IS1が流れ、ダイオードD4
とトランジスタQ9の電流ミラー回路により、ト
ランジスタQ9のコレクタに電流IS1が流れ抵抗R13
の両端に電圧降下を生じ、トランジスタQ11のベ
ース・エミツタ間に順バイアス電圧が加わり、ト
ランジスタQ11が動作し、コレクタ出力電流によ
り、トランジスタQ5のベースドライブ電流を吸
収して、終段の出力トランジスタQ7のベースに
注入するドライブ電流を制限することで異常電流
によるトランジスタQ7の破壊を防止する。この
時差動対のトランジスタQ12のベースは出力端子
間２，３が短絡しているためバイアス電圧が与え
られないのは言うまでもない。
次に入力信号の負の半サイクル時、上記正の半
サイクルと同様の理由によりトランジスタQ107，
Q8にIS′なる異常電流が流れ始めるが、同時にト
ランジスタQ8とベース、エミツタが共通のトラ
ンジスタQ10のコレクタにもこの異常電流IS′に比
例した電流IS1′が流れ抵抗R14の両端に電圧降下
を生じ、トランジスタQ13のベース・エミツタ間
に順バイアス電圧が加わり、トランジスタQ13が
動作し、コレクタ出力電流により、トランジスタ
Q6のベースドライブ電流を制限して、終段の出
力トランジスタQ8のベースに注入するドライブ
電流を制限することで、異常電流によるトランジ
スタQ8の破壊を防止する。この時差動対のトラ
ンジスタQ14のベースは出力端子間２，３が短絡
している為バイアス電圧が与えられないのは、言
うまでもまい。又逆相増幅器側の出力トランジス
タQ108，Q108も、同相増幅器側で、出力端子間短
絡時異常電流が制限されるため、異常電流が流れ
ず異常電流によるトランジスタQ107、Q108の破壊
は防止されている。以上、本発明のによる保護回
路を接続すれば、B.T.L増幅器における出力端子
間短絡という異常状態におけるトランジスタの破
壊を防止する保護回路を実現できる。
サイクルと同様の理由によりトランジスタQ107，
Q8にIS′なる異常電流が流れ始めるが、同時にト
ランジスタQ8とベース、エミツタが共通のトラ
ンジスタQ10のコレクタにもこの異常電流IS′に比
例した電流IS1′が流れ抵抗R14の両端に電圧降下
を生じ、トランジスタQ13のベース・エミツタ間
に順バイアス電圧が加わり、トランジスタQ13が
動作し、コレクタ出力電流により、トランジスタ
Q6のベースドライブ電流を制限して、終段の出
力トランジスタQ8のベースに注入するドライブ
電流を制限することで、異常電流によるトランジ
スタQ8の破壊を防止する。この時差動対のトラ
ンジスタQ14のベースは出力端子間２，３が短絡
している為バイアス電圧が与えられないのは、言
うまでもまい。又逆相増幅器側の出力トランジス
タQ108，Q108も、同相増幅器側で、出力端子間短
絡時異常電流が制限されるため、異常電流が流れ
ず異常電流によるトランジスタQ107、Q108の破壊
は防止されている。以上、本発明のによる保護回
路を接続すれば、B.T.L増幅器における出力端子
間短絡という異常状態におけるトランジスタの破
壊を防止する保護回路を実現できる。
次に本発明の他の実施例を第５図に示した。第
５図において、R1〜R25，R101〜R110は抵抗、D1
〜D6，D101〜D103はダイオード、Q1〜Q18，Q101
〜108はトランジスタ、RLは負荷、C1〜C2，C3，
C101，C102はコンデンサ、I0，I0′は電流がI0，
I0′なる定電流源、VCCは電圧がVCCの電源、１は
入力端子、２は同相増幅器Ｉの出力端子、３は逆
相増幅器の出力端子、４は電源端子、５は接地
端子を示す。第５図において同相増幅器、逆相増
幅器とも出力段は一般に知られているＢ級シング
ルエンドプツシユプル構成である。今、このB.
T.L増幅器での定常動作状態では、例えば、１の
入力端子に第４図ａに示す正弦波入力信号を印加
した時同相増幅器の出力端子２に第４図ｂに示す
出力信号が、逆相増幅器の出力端子３に第４図ｃ
に示す出力信号が出力され、負荷RLには、第４
図ａに示す入力信号の正の半サイクル時にはトラ
ンジスタQ7，Q108が導通してＩなる出力電流が
流れ、入力信号の負の半サイクル時には、Q107，
Q8が導通して、I′なる出力電流が流れ、負荷RLの
両端には、入力信号の正の半サイクル時V0＝RL
×Ｉ、負の半サイクル時、V0′＝RL×I′なる出力
電圧が生じる。入力信号の正の半サイクル時、ト
ランジスタQ12のベースと出力端子３間の電圧
VBQ12は VBQ12＝V0／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ7が
導通している為、ベースが共通で、エミツタが抵
抗R20を介して接続しているトランジスタQ15の
コレクタに力電流Ｉに比例した電流I2が流れ、ダ
イオードD4、トランジスタQ9の電流ミラー回路
を介してトランジスタQ11のベースと出力端子３
間にVBQ11＝I2×R13なる電圧を与える。ここで、
VBQ12とVBQ11の電圧を定常動作時、常にVBQ12＞
VBQ11になるように、トランジスタQ7，Q15の面積
比、抵抗R13，R15，R20，R17，R18の抵抗値を設
定すれば、トランジスタQ11は不導通になり、定
常動作時には、出力トランジスタQ7のベースド
ライブ電流を制限しない。この時、トランジスタ
Q14はベースと出力端子３間の電圧が、Q14のベ
ース側電位が高く出力端子３側電位が低いという
逆バイアスになり不導通、かつ、トランジスタ
Q13のベースと出力端子３間電圧は、出力トラン
ジスタQ8が不導通であるため、ベースが共通で、
エミツタが抵抗R10を介して接続しているトラン
ジスタQ10のコレクタには、電流が流れず、その
為抵抗R14に電圧降下が生じない為、ベースバイ
アス電圧が与えられず、不導通である。入力信号
の負の半サイクル時、トランジスタQ14のベース
と出力端子３間電圧VBQ14は VBQ14＝V0′／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ8が
導通している為、ベースが共通で、エミツタが抵
抗R19を介して接続しているトランジスタQ10の
コレクタに出力電流I′に比例した電流I2′が流れ、
トランジスタQ13のベースと出力端子３間にVBQ13
＝I2′×R14なる電圧を与える。ここで、VBQ14と
VBQ13の電圧を定常動作時、常にVBQ14＞VBQ13に
なるようにトランジスタQ8，Q10の面積比、抵抗
R14，R19，R16，R17，R18の抵抗値を設定すれ
ば、トランジスタQ13は不導通になり、定常動作
時には、出力トランジスタQ8のベースドライブ
電流を制限しない。この時トランジスタQ12はベ
ースと出力端子３間の電圧がQ12のベース側電位
が低く、出力端子３側電位高いという逆バイアス
になり不導通、かつトランジスタQ11のベースと
出力端子３間電圧は出力トランジスタQ7が不導
通であるため、ベース・エミツタが共通のトラン
ジスタQ15のコレクタには電流が流れず、抵抗
R13に電圧降下が生じない為ベースバイアス電圧
が与えられず不導通である。故に定常動作時に
は、この保護回路は動作しない。
５図において、R1〜R25，R101〜R110は抵抗、D1
〜D6，D101〜D103はダイオード、Q1〜Q18，Q101
〜108はトランジスタ、RLは負荷、C1〜C2，C3，
C101，C102はコンデンサ、I0，I0′は電流がI0，
I0′なる定電流源、VCCは電圧がVCCの電源、１は
入力端子、２は同相増幅器Ｉの出力端子、３は逆
相増幅器の出力端子、４は電源端子、５は接地
端子を示す。第５図において同相増幅器、逆相増
幅器とも出力段は一般に知られているＢ級シング
ルエンドプツシユプル構成である。今、このB.
T.L増幅器での定常動作状態では、例えば、１の
入力端子に第４図ａに示す正弦波入力信号を印加
した時同相増幅器の出力端子２に第４図ｂに示す
出力信号が、逆相増幅器の出力端子３に第４図ｃ
に示す出力信号が出力され、負荷RLには、第４
図ａに示す入力信号の正の半サイクル時にはトラ
ンジスタQ7，Q108が導通してＩなる出力電流が
流れ、入力信号の負の半サイクル時には、Q107，
Q8が導通して、I′なる出力電流が流れ、負荷RLの
両端には、入力信号の正の半サイクル時V0＝RL
×Ｉ、負の半サイクル時、V0′＝RL×I′なる出力
電圧が生じる。入力信号の正の半サイクル時、ト
ランジスタQ12のベースと出力端子３間の電圧
VBQ12は VBQ12＝V0／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ7が
導通している為、ベースが共通で、エミツタが抵
抗R20を介して接続しているトランジスタQ15の
コレクタに力電流Ｉに比例した電流I2が流れ、ダ
イオードD4、トランジスタQ9の電流ミラー回路
を介してトランジスタQ11のベースと出力端子３
間にVBQ11＝I2×R13なる電圧を与える。ここで、
VBQ12とVBQ11の電圧を定常動作時、常にVBQ12＞
VBQ11になるように、トランジスタQ7，Q15の面積
比、抵抗R13，R15，R20，R17，R18の抵抗値を設
定すれば、トランジスタQ11は不導通になり、定
常動作時には、出力トランジスタQ7のベースド
ライブ電流を制限しない。この時、トランジスタ
Q14はベースと出力端子３間の電圧が、Q14のベ
ース側電位が高く出力端子３側電位が低いという
逆バイアスになり不導通、かつ、トランジスタ
Q13のベースと出力端子３間電圧は、出力トラン
ジスタQ8が不導通であるため、ベースが共通で、
エミツタが抵抗R10を介して接続しているトラン
ジスタQ10のコレクタには、電流が流れず、その
為抵抗R14に電圧降下が生じない為、ベースバイ
アス電圧が与えられず、不導通である。入力信号
の負の半サイクル時、トランジスタQ14のベース
と出力端子３間電圧VBQ14は VBQ14＝V0′／R17＋R18×R18 にて与えられる。さらに出力トランジスタQ8が
導通している為、ベースが共通で、エミツタが抵
抗R19を介して接続しているトランジスタQ10の
コレクタに出力電流I′に比例した電流I2′が流れ、
トランジスタQ13のベースと出力端子３間にVBQ13
＝I2′×R14なる電圧を与える。ここで、VBQ14と
VBQ13の電圧を定常動作時、常にVBQ14＞VBQ13に
なるようにトランジスタQ8，Q10の面積比、抵抗
R14，R19，R16，R17，R18の抵抗値を設定すれ
ば、トランジスタQ13は不導通になり、定常動作
時には、出力トランジスタQ8のベースドライブ
電流を制限しない。この時トランジスタQ12はベ
ースと出力端子３間の電圧がQ12のベース側電位
が低く、出力端子３側電位高いという逆バイアス
になり不導通、かつトランジスタQ11のベースと
出力端子３間電圧は出力トランジスタQ7が不導
通であるため、ベース・エミツタが共通のトラン
ジスタQ15のコレクタには電流が流れず、抵抗
R13に電圧降下が生じない為ベースバイアス電圧
が与えられず不導通である。故に定常動作時に
は、この保護回路は動作しない。
今、ここで出力端子間２，３が短絡という異常
状態になると入力信号の正の半サイクル、トラン
ジスタQ7，Q108にISなる異常電流が流れ始めるが
同時に、トランジスタQ7とベースが共通でエミ
ツタが抵抗R20を介して接続しているトランジス
タQ15のコレクタにも、この異常電流ISに比列し
た電流IS1が流れ、ダイオードD4、トランジスタ
Q9の電流ミラー回路により、トランジスタQ9の
コレクタに電流IS1が流れ抵抗R13の両端に電圧降
下を生じ、トランジスタQ11のベース・エミツタ
間に順バイアス電圧が加わり、マルチコレクタの
トランジスタQ11が動作し、一方のコレクタ電流
により、トランジスタQ5のベースドライブ電流
を吸収して、終段の出力トランジスタQ7のベー
スに注入するドライブ電流を制限し、かつマルチ
コレクタのトランジスタQ11の他方のコレクタ電
流により、ダイオードD5、トランジスタQ18の電
流ミラー回路を介して、トランジスタQ106のベー
スドライブ電流を制限して終段の出力トランジス
タQ108のベースに注入するドライブ電流を制限す
ることで異常電流によるトランジスタQ7，Q108
の破壊を防止する。この時差動対のトランジスタ
Q12のベースは出力端子間２，３が短絡している
ため、バイアス電圧が与えられないのは言うまで
もない。
状態になると入力信号の正の半サイクル、トラン
ジスタQ7，Q108にISなる異常電流が流れ始めるが
同時に、トランジスタQ7とベースが共通でエミ
ツタが抵抗R20を介して接続しているトランジス
タQ15のコレクタにも、この異常電流ISに比列し
た電流IS1が流れ、ダイオードD4、トランジスタ
Q9の電流ミラー回路により、トランジスタQ9の
コレクタに電流IS1が流れ抵抗R13の両端に電圧降
下を生じ、トランジスタQ11のベース・エミツタ
間に順バイアス電圧が加わり、マルチコレクタの
トランジスタQ11が動作し、一方のコレクタ電流
により、トランジスタQ5のベースドライブ電流
を吸収して、終段の出力トランジスタQ7のベー
スに注入するドライブ電流を制限し、かつマルチ
コレクタのトランジスタQ11の他方のコレクタ電
流により、ダイオードD5、トランジスタQ18の電
流ミラー回路を介して、トランジスタQ106のベー
スドライブ電流を制限して終段の出力トランジス
タQ108のベースに注入するドライブ電流を制限す
ることで異常電流によるトランジスタQ7，Q108
の破壊を防止する。この時差動対のトランジスタ
Q12のベースは出力端子間２，３が短絡している
ため、バイアス電圧が与えられないのは言うまで
もない。
次に入力信号の負のサイクル時上記と同様に
Q107，Q8にIS′なる異常電流が流れ始めるが、同
時にトランジスタQ8とベースが共通でエミツタ
が抵抗R19を介して接続しているトランジスタ
Q10のコレクタにも、この異常電流IS′に比列した
電流IS1が流れ抵抗R14の両端に電圧降下を生じ、
トランジスタQ13のベース・エミツタ間に順バイ
アス電圧が加わり、マルチコレクタのトランジス
タQ13が動作し、一方のコレクタ電流により、ト
ランジスタQ6のベースドライブ電流を制限して
終段の出力トランジスタQ8のベースに注入する
ドライブ電流を制限し、かつマルチコレクタのト
ランジスタQ13の他方のコレクタ電流によりダイ
オードD5、トランジスタQ17の電流ミラー回路を
介して、トランジスタQ105のベースドライブ電流
を吸収して終段の出力トランジスタQ107のベース
に注入するドライブ電流を制限することで異常電
流によるトランジスタQ107，Q8の破壊を防止す
る。この時差動対のトランジスタQ14のベースは
出力端子間２，３が短絡しているため、バイアス
電圧が与えられないのは言うまでもない。以上、
本発明による保護回路を接続すれば、B.T.L増幅
器における出力端子間短絡という異常状態におけ
るトランジスタの破壊を防止する保護回路を実現
できる。
Q107，Q8にIS′なる異常電流が流れ始めるが、同
時にトランジスタQ8とベースが共通でエミツタ
が抵抗R19を介して接続しているトランジスタ
Q10のコレクタにも、この異常電流IS′に比列した
電流IS1が流れ抵抗R14の両端に電圧降下を生じ、
トランジスタQ13のベース・エミツタ間に順バイ
アス電圧が加わり、マルチコレクタのトランジス
タQ13が動作し、一方のコレクタ電流により、ト
ランジスタQ6のベースドライブ電流を制限して
終段の出力トランジスタQ8のベースに注入する
ドライブ電流を制限し、かつマルチコレクタのト
ランジスタQ13の他方のコレクタ電流によりダイ
オードD5、トランジスタQ17の電流ミラー回路を
介して、トランジスタQ105のベースドライブ電流
を吸収して終段の出力トランジスタQ107のベース
に注入するドライブ電流を制限することで異常電
流によるトランジスタQ107，Q8の破壊を防止す
る。この時差動対のトランジスタQ14のベースは
出力端子間２，３が短絡しているため、バイアス
電圧が与えられないのは言うまでもない。以上、
本発明による保護回路を接続すれば、B.T.L増幅
器における出力端子間短絡という異常状態におけ
るトランジスタの破壊を防止する保護回路を実現
できる。
第１図は従来の保護回路が付属していない回
路、第２図は本発明の原理を示した例、第３図は
本発明を具体的に実施した例、第４図は第３図お
よび第５図の回路の動作を示した例、第５図は、
本発明を具体的に実施した他の例を示す。 R1〜R25，R101〜R110は抵抗、D1〜D6，D101〜
D103ダイオード、Q1〜Q18，Q101〜Q108はトラン
ジスタ、C1〜C3，C101，C102はコンデンサ、RLは
負荷、I0，I0′は定電流源、VCCはバイアス電源、
１〜５は端子、は同相増幅器、は逆相増幅
器、は保護回路をそれぞれ示す。
路、第２図は本発明の原理を示した例、第３図は
本発明を具体的に実施した例、第４図は第３図お
よび第５図の回路の動作を示した例、第５図は、
本発明を具体的に実施した他の例を示す。 R1〜R25，R101〜R110は抵抗、D1〜D6，D101〜
D103ダイオード、Q1〜Q18，Q101〜Q108はトラン
ジスタ、C1〜C3，C101，C102はコンデンサ、RLは
負荷、I0，I0′は定電流源、VCCはバイアス電源、
１〜５は端子、は同相増幅器、は逆相増幅
器、は保護回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を増幅する同相増幅器と前記入力信
号を反転増幅する逆相増幅器とのそれぞれの出力
端子間に負荷を接続する増幅器の負荷短絡の保護
回路において、 前記同相増幅器及び逆相増幅器の出力端子間に
２個以上直列接続された抵抗と、 前記同相増幅器または逆相増幅器の出力電流を
検出して電圧変換する回路と、 前記直列接続された抵抗間の接続点の電位を基
準入力とし、前記電圧変換回路の出力電圧を比較
入力とする差動増幅器と、 該差動増幅器の出力によつて前記同相増幅器お
よび前記逆相増幅器の出力電流を設定値以下に制
御する回路手段と、 を備えることを特徴とする負荷短絡の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56076948A JPS57192111A (en) | 1981-05-21 | 1981-05-21 | Protecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56076948A JPS57192111A (en) | 1981-05-21 | 1981-05-21 | Protecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57192111A JPS57192111A (en) | 1982-11-26 |
| JPH0472402B2 true JPH0472402B2 (ja) | 1992-11-18 |
Family
ID=13619979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56076948A Granted JPS57192111A (en) | 1981-05-21 | 1981-05-21 | Protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57192111A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323068U (ja) * | 1976-08-05 | 1978-02-27 | ||
| JPS6012807B2 (ja) * | 1978-08-28 | 1985-04-03 | 株式会社東芝 | Ｂｔｌ方式増幅装置 |
-
1981
- 1981-05-21 JP JP56076948A patent/JPS57192111A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57192111A (en) | 1982-11-26 |
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