JPH0472678A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0472678A JPH0472678A JP2185047A JP18504790A JPH0472678A JP H0472678 A JPH0472678 A JP H0472678A JP 2185047 A JP2185047 A JP 2185047A JP 18504790 A JP18504790 A JP 18504790A JP H0472678 A JPH0472678 A JP H0472678A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
・概要
・産業上の利用分野
・従来の技術（第２図）
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例（第１図）
・発明の効果
（概要〕
半導体装置の製造方法に関し、更に詳しく言えば、単層
のゲート電極を有する絶縁ゲート型電界効果トランジス
タと２層のゲート電極を有する絶縁ゲート型電界効果ト
ランジスタとを同一基板上に作成する半導体装１の製造
方法に関し、一方のゲート電極を形成した後、他方のゲ
ート電極を形成するためのパターニング前エツチング残
渣等が残存しないようにウェハ表面を清浄にすることが
可能な半導体装置の製造方法を提供することを目的とし
、 半導体基板上の第１及び第２の素子領域に第１の絶縁膜
を形成する工程と、前記第１の素子領域の第１の絶縁膜
上に第１の導電膜と第２の絶縁膜とを順次形成する工程
と、前記第１及び第２の素子６ＩＭに第２の導ｔｌｌｌ
を形成する工程と、前記第２の導１を膜上に第１の耐エ
ツチング性膜を形成した後、第１の耐エツチング性膜を
パターニングし、該第１の耐重７チング性膜により前記
第１の素子領域を被覆するとともに、前記第２の素子領
域の第２の導電膜上に該第１の耐エツチング性膜を残存
する工程と、前記第１の耐エツチング性膜をマスクとし
て第２の導電膜をエッチング・除去し、前記第１の素子
領域に第２の導電膜を残存するとともに、前記第２の素
子領域に前記単層のゲート電極を形成する工程と、前記
残存する第１の耐エツチング性膜を除去する工程と、前
記第１及び第２の素子領域に第２の耐エツチング性膜を
形成した後、第２の耐エツチング性膜をパターニングし
、前記第１の素子領域の第２の導電膜上に該第２の耐エ
ツチング性膜を残存するとともに、該第２の耐エツチン
グ性膜により前記第２の素子領域を被覆する工程と、前
記第２の耐エツチング性膜をマスクとして第１の素子領
域の第２の導電膜、第２の絶縁膜及び第１の導電膜をエ
ッチング・除去し、第２のゲート電極、第２のゲート絶
縁膜及び第１のゲート電極を形成する工程とを含み構成
する。
のゲート電極を有する絶縁ゲート型電界効果トランジス
タと２層のゲート電極を有する絶縁ゲート型電界効果ト
ランジスタとを同一基板上に作成する半導体装１の製造
方法に関し、一方のゲート電極を形成した後、他方のゲ
ート電極を形成するためのパターニング前エツチング残
渣等が残存しないようにウェハ表面を清浄にすることが
可能な半導体装置の製造方法を提供することを目的とし
、 半導体基板上の第１及び第２の素子領域に第１の絶縁膜
を形成する工程と、前記第１の素子領域の第１の絶縁膜
上に第１の導電膜と第２の絶縁膜とを順次形成する工程
と、前記第１及び第２の素子６ＩＭに第２の導ｔｌｌｌ
を形成する工程と、前記第２の導１を膜上に第１の耐エ
ツチング性膜を形成した後、第１の耐エツチング性膜を
パターニングし、該第１の耐重７チング性膜により前記
第１の素子領域を被覆するとともに、前記第２の素子領
域の第２の導電膜上に該第１の耐エツチング性膜を残存
する工程と、前記第１の耐エツチング性膜をマスクとし
て第２の導電膜をエッチング・除去し、前記第１の素子
領域に第２の導電膜を残存するとともに、前記第２の素
子領域に前記単層のゲート電極を形成する工程と、前記
残存する第１の耐エツチング性膜を除去する工程と、前
記第１及び第２の素子領域に第２の耐エツチング性膜を
形成した後、第２の耐エツチング性膜をパターニングし
、前記第１の素子領域の第２の導電膜上に該第２の耐エ
ツチング性膜を残存するとともに、該第２の耐エツチン
グ性膜により前記第２の素子領域を被覆する工程と、前
記第２の耐エツチング性膜をマスクとして第１の素子領
域の第２の導電膜、第２の絶縁膜及び第１の導電膜をエ
ッチング・除去し、第２のゲート電極、第２のゲート絶
縁膜及び第１のゲート電極を形成する工程とを含み構成
する。
〔産業上の利用分野］
本発明は、半導体装置の製造方法に関し、更に詳しく言
えば、単層のゲート電極を有する絶縁ゲート型電界効果
トランジスタ（ＭＩＳＴ）と２層のゲート電極を有する
ＭＩＮＴとを同一基板上に作成する半導体装１の製造方
法に関する。
えば、単層のゲート電極を有する絶縁ゲート型電界効果
トランジスタ（ＭＩＳＴ）と２層のゲート電極を有する
ＭＩＮＴとを同一基板上に作成する半導体装１の製造方
法に関する。
近年、Ｅ Ｐ ＲＯＭ （Ｌ’１ｅｃｔｒｉｃａｌ Ｐ
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）等において２層のゲート電極を有するＭＩＳＴと
単層のゲート電極を有するＭＩＳＴとを同一基板上に作
成する場合がある。
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）等において２層のゲート電極を有するＭＩＳＴと
単層のゲート電極を有するＭＩＳＴとを同一基板上に作
成する場合がある。
第２図（ａ）〜（ｅ）は、このような半導体装置の製造
方法を説明する断面図で、第１の素子領域に単層のゲー
ト電極を有するＭＩＳＴを、第２の素子領域に２層のゲ
ート電極を有するＭＩＳＴを形成する。
方法を説明する断面図で、第１の素子領域に単層のゲー
ト電極を有するＭＩＳＴを、第２の素子領域に２層のゲ
ート電極を有するＭＩＳＴを形成する。
まず、同図（ａ）に示すように、Ｓｉ基板１の第１及び
第２の素子領域２５．２６のゲート絶縁膜となるＳｉＯ
□Ｗ４を形成する。次いで、第１の素子領域２５のＳｉ
Ｏ□ｌｌ！４上に下層ゲート電極となる第１のポリシリ
コン膜６を形成した後、上層ゲート絶縁膜となる５ｉＯ
Ｊ１７を第１のポリシリコン膜６上に形成する。
第２の素子領域２５．２６のゲート絶縁膜となるＳｉＯ
□Ｗ４を形成する。次いで、第１の素子領域２５のＳｉ
Ｏ□ｌｌ！４上に下層ゲート電極となる第１のポリシリ
コン膜６を形成した後、上層ゲート絶縁膜となる５ｉＯ
Ｊ１７を第１のポリシリコン膜６上に形成する。
次に、同図（ｂ）に示すように、第１及び第２の素子領
域２５．２６に第２のポリシリコン膜８を形成する。
域２５．２６に第２のポリシリコン膜８を形成する。
次に、同図（Ｃ）に示すように、レジスト膜をパターニ
ングして第１及び第２の素子領域２５゜２６の第２のポ
リシリコン膜８上に残存した後、このレジスト膜９ａ、
９ｂをマスクとして第２のポリシリコン膜８をエッチン
グ・除去し、第２の素子領域２６に上層ゲート電極８ｂ
を形成するとともに、第Ｉの素子ｆｉｌ域２５に単層の
ゲート電極８ａを形成する。
ングして第１及び第２の素子領域２５゜２６の第２のポ
リシリコン膜８上に残存した後、このレジスト膜９ａ、
９ｂをマスクとして第２のポリシリコン膜８をエッチン
グ・除去し、第２の素子領域２６に上層ゲート電極８ｂ
を形成するとともに、第Ｉの素子ｆｉｌ域２５に単層の
ゲート電極８ａを形成する。
次いで、同図（ｄ）に示すように、第１の素子領域２５
を保護するため、第１の素子領域２５のみを新たなレジ
スト膜１０で被覆する。また、第１の素子領域２５はセ
ルフアライメントができるようにするため最初のレジス
ト膜９ｂを残しておく。
を保護するため、第１の素子領域２５のみを新たなレジ
スト膜１０で被覆する。また、第１の素子領域２５はセ
ルフアライメントができるようにするため最初のレジス
ト膜９ｂを残しておく。
次に、最初のレジスト膜９ｂと新たなレジストＭｌＯと
をマスクとして、ＳｉＯ□膜７及び第１のポリシリコン
膜６をエッチング・除去する。これにより、第１の素子
領域２５の上層ゲート電極８ｂの下にＳｉｎｇ膜７を介
して下層ゲート電極６ａが上層ゲート電極８ａと同じ幅
で形成される。
をマスクとして、ＳｉＯ□膜７及び第１のポリシリコン
膜６をエッチング・除去する。これにより、第１の素子
領域２５の上層ゲート電極８ｂの下にＳｉｎｇ膜７を介
して下層ゲート電極６ａが上層ゲート電極８ａと同じ幅
で形成される。
その後、同図（ｅ）に示すように、レジスト膜９ａ、９
ｂ、１０を除去した後、通常の工程を経て半導体装置が
完成する。なお、図中符号４ａは単層のゲート電極を有
するＭＩＳＴのゲート絶縁膜、４ｂは２層のゲート電極
を有するＭＩＳＴの下層ゲート絶縁膜、２３ａ、２３ｂ
は単層及び２層のゲート電極を絶縁するＳｉＯ□膜、２
４ａ〜２４ｄは単層及び２層のゲート電極の両側のＳｉ
基板１に形成されたｎ型のＳ／Ｄ拡散層である。
ｂ、１０を除去した後、通常の工程を経て半導体装置が
完成する。なお、図中符号４ａは単層のゲート電極を有
するＭＩＳＴのゲート絶縁膜、４ｂは２層のゲート電極
を有するＭＩＳＴの下層ゲート絶縁膜、２３ａ、２３ｂ
は単層及び２層のゲート電極を絶縁するＳｉＯ□膜、２
４ａ〜２４ｄは単層及び２層のゲート電極の両側のＳｉ
基板１に形成されたｎ型のＳ／Ｄ拡散層である。
〔発明が解決しようとする課題ｊ
ところで、上記の製造方法においては、工程の短縮のた
め、第２図（ｃ）に示すように、上層ゲート電極８ｂを
形成した後、更に下層ゲート電極６ａを形成する際、セ
ルフアライメントを行うため第２の素子領域２６では最
初のレジスト膜９ｂをそのまま残し、第１の素子領域２
５のみ新たなレジスト膜１０で保護している。
め、第２図（ｃ）に示すように、上層ゲート電極８ｂを
形成した後、更に下層ゲート電極６ａを形成する際、セ
ルフアライメントを行うため第２の素子領域２６では最
初のレジスト膜９ｂをそのまま残し、第１の素子領域２
５のみ新たなレジスト膜１０で保護している。
しかし、上層ゲート電極８ｂの形成後、Ｓｉ基板１の表
面にエツチング残渣などが残っている場合、これらの残
渣は除去されずにそのまま残るため、新たなレジスト膜
１０を形成する際、レジスト膜にピンホール等が生じる
ことがあり、パターニング不良の原因になるという問題
がある。
面にエツチング残渣などが残っている場合、これらの残
渣は除去されずにそのまま残るため、新たなレジスト膜
１０を形成する際、レジスト膜にピンホール等が生じる
ことがあり、パターニング不良の原因になるという問題
がある。
本発明は、かかる従来の問題点等に鑑みてなされたもの
で、一方のゲート電極を形成した後、他方のゲート電極
を形成するためのパターニング前エツチング残渣などが
残らないように半導体基板表面を清浄にすることが可能
な半導体装置の製造方法を提供することを目的とするも
のである。
で、一方のゲート電極を形成した後、他方のゲート電極
を形成するためのパターニング前エツチング残渣などが
残らないように半導体基板表面を清浄にすることが可能
な半導体装置の製造方法を提供することを目的とするも
のである。
上記課題は、半導体基板上の第１及び第２の素子領域に
第１の絶縁膜を形成する工程と、前記第１の素子領域の
第１の絶縁膜上に第１の導電膜と第２の絶縁膜とを順次
形成する工程と、前記第１及び第２の素子領域に第２の
導電膜を形成する工程と、前記第２の導ｔＭ上に第１の
耐エツチング性膜を形成した後、第１の耐エツチング性
膜をパターニングし、該第１の耐エツチング性膜により
前記第１の素子領域を被覆するとともに、前記第２の素
子領域の第２の導電膜上に該第１の耐エツチング性膜を
残存する工程と、前記第１の耐エツチング性膜をマスク
として第２の導電膜をエッチング・除去し、前記第１の
素子領域に第２の導電膜を残存するとともに、前記第２
の素子領域にゲート電極を形成する工程と、前記残存す
る第１の耐エツチング性膜を除去する工程と、前記第１
及び第２の素子領域に第２の耐エツチング性膜を形成し
た後、第２の耐エツチング性膜をパターニングし、前記
第１の素子領域の第２の導ｉｔ膜上に該第２の耐エツチ
ング性膜を残存するとともに、該第２の耐エッチング性
膜により前記第２の素子領域を被覆する工程と、前記第
２の耐エツチング性膜をマスクとして第１の素子領域の
第２の導電膜筒２の絶縁膜及び第１の導電膜をエッチン
グ・除去し、上層ゲート電極、上層ゲート絶縁膜及び下
層ゲート電極を形成する工程とを有することを特徴とす
る半導体Ｗｔｌの製造方法によって解決される。
第１の絶縁膜を形成する工程と、前記第１の素子領域の
第１の絶縁膜上に第１の導電膜と第２の絶縁膜とを順次
形成する工程と、前記第１及び第２の素子領域に第２の
導電膜を形成する工程と、前記第２の導ｔＭ上に第１の
耐エツチング性膜を形成した後、第１の耐エツチング性
膜をパターニングし、該第１の耐エツチング性膜により
前記第１の素子領域を被覆するとともに、前記第２の素
子領域の第２の導電膜上に該第１の耐エツチング性膜を
残存する工程と、前記第１の耐エツチング性膜をマスク
として第２の導電膜をエッチング・除去し、前記第１の
素子領域に第２の導電膜を残存するとともに、前記第２
の素子領域にゲート電極を形成する工程と、前記残存す
る第１の耐エツチング性膜を除去する工程と、前記第１
及び第２の素子領域に第２の耐エツチング性膜を形成し
た後、第２の耐エツチング性膜をパターニングし、前記
第１の素子領域の第２の導ｉｔ膜上に該第２の耐エツチ
ング性膜を残存するとともに、該第２の耐エッチング性
膜により前記第２の素子領域を被覆する工程と、前記第
２の耐エツチング性膜をマスクとして第１の素子領域の
第２の導電膜筒２の絶縁膜及び第１の導電膜をエッチン
グ・除去し、上層ゲート電極、上層ゲート絶縁膜及び下
層ゲート電極を形成する工程とを有することを特徴とす
る半導体Ｗｔｌの製造方法によって解決される。
〔作用］
本発明の半導体装置の製造方法によれば、第１の耐エツ
チング性膜をマスクとして単層のゲート電極を形成した
後、２層のゲート電極を形成するためのパターニング前
に第１の耐エツチング性膜を除去しているので、単層の
ゲート電極を形成した後にエツチング残渣などが残って
いる場合でも、第１の耐エツチング性膜の除去と同時に
又は別工程により半導体基板を洗浄することができる。
チング性膜をマスクとして単層のゲート電極を形成した
後、２層のゲート電極を形成するためのパターニング前
に第１の耐エツチング性膜を除去しているので、単層の
ゲート電極を形成した後にエツチング残渣などが残って
いる場合でも、第１の耐エツチング性膜の除去と同時に
又は別工程により半導体基板を洗浄することができる。
従って、第２の耐エツチング性膜の形成の前には常に半
導体基板の表面を清浄に保持することができる。
導体基板の表面を清浄に保持することができる。
〔実施例］
以下、図面を参照しながら本発明の実施例について説明
する。
する。
第１図（ａ）〜（ｆ）は、本発明の実施例の半導体装置
の製造方法を説明する断面図で、ＥＰＲＯＭ等において
２層のゲート電極を有するＭＩＳＴ （Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｔｒａｎｓｉｓｔｏｒ）と単層のゲート電極を有す
るＭＩＳＴとを同一基板上に作成する場合について示し
、第１の素子領域に単層のゲート電極を有するＭＩＳＴ
を、第２の素子領域に２層のゲート電極を有するＭＩＳ
Ｔを形成する。
の製造方法を説明する断面図で、ＥＰＲＯＭ等において
２層のゲート電極を有するＭＩＳＴ （Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｔｒａｎｓｉｓｔｏｒ）と単層のゲート電極を有す
るＭＩＳＴとを同一基板上に作成する場合について示し
、第１の素子領域に単層のゲート電極を有するＭＩＳＴ
を、第２の素子領域に２層のゲート電極を有するＭＩＳ
Ｔを形成する。
まず、同図（ａ）に示すように、Ｓｉ基板１１上の第１
及び第２の素子領域２７．２８にゲート絶縁膜となるＳ
ｉＯ□Ｍ（第１の絶縁ＷＩ）１４を形成する。次いで、
第２の素子領域２８のＳｉｎｇ膜１４主１４上ゲート電
極となる第１のポリシリコン膜（第１の！！導電膜１６
を形成した後、上層ゲート絶縁膜となるＳｉＯ□Ｈ（第
２の絶縁ｌ１ｌ）１７を第１のポリシリコン膜１６上に
形成する。
及び第２の素子領域２７．２８にゲート絶縁膜となるＳ
ｉＯ□Ｍ（第１の絶縁ＷＩ）１４を形成する。次いで、
第２の素子領域２８のＳｉｎｇ膜１４主１４上ゲート電
極となる第１のポリシリコン膜（第１の！！導電膜１６
を形成した後、上層ゲート絶縁膜となるＳｉＯ□Ｈ（第
２の絶縁ｌ１ｌ）１７を第１のポリシリコン膜１６上に
形成する。
次に、同図（ｂ）に示すように、第１及び第２の素子領
域２７．２８に第２のポリシリコン膜（第２の導電膜）
１日を形成する。
域２７．２８に第２のポリシリコン膜（第２の導電膜）
１日を形成する。
次に、同図（ｃ）に示すように、第２のポリシリコン膜
１８上にレジスト膜を形成した後、パターニングし、第
１の素子領域２７に単層のゲート電極を形成するため、
第２のポリシリコン膜１８上にレジスト膜１９ａを残存
するとともに、第２の素子領域２８がエツチングされな
いようにレジスト膜１９ｂで被覆する０次いで、これら
のレジスト膜（第１の耐エツチング性膜）１９ａ、１９
ｂをマスクとして第２のポリシリコン膜１８をエッチン
グ・除去し、第１の素子領域２７に前記単層のゲート電
極１８ａを形成するとともに、第２の素子領域２８の５
ｉｆｔ膜１７上に第２のポリシリコン膜１８ｂを残存す
る。続いて、残存するレジスト膜１９ａ。
１８上にレジスト膜を形成した後、パターニングし、第
１の素子領域２７に単層のゲート電極を形成するため、
第２のポリシリコン膜１８上にレジスト膜１９ａを残存
するとともに、第２の素子領域２８がエツチングされな
いようにレジスト膜１９ｂで被覆する０次いで、これら
のレジスト膜（第１の耐エツチング性膜）１９ａ、１９
ｂをマスクとして第２のポリシリコン膜１８をエッチン
グ・除去し、第１の素子領域２７に前記単層のゲート電
極１８ａを形成するとともに、第２の素子領域２８の５
ｉｆｔ膜１７上に第２のポリシリコン膜１８ｂを残存す
る。続いて、残存するレジスト膜１９ａ。
１９ｂをレジスト剥離液で除去する。更に、薬液処理を
行い、Ｓｉ基板ＩＩ上のエツチング残滓等を除去して表
面を清浄にする（同１１Ｊ（ｄ））。
行い、Ｓｉ基板ＩＩ上のエツチング残滓等を除去して表
面を清浄にする（同１１Ｊ（ｄ））。
次いで、第１及び第２の素子領域２７．２８に新たなレ
ジスト膜を形成した後、パターニングし、第Ｉの素子開
城２７がエツチングされないように新たなレジストＨ２
０ａで被覆するとともに、前記第２の素子領域２８の第
２のポリシリコンＨＩＳ上にレジスト１１２０ｂを残存
する。
ジスト膜を形成した後、パターニングし、第Ｉの素子開
城２７がエツチングされないように新たなレジストＨ２
０ａで被覆するとともに、前記第２の素子領域２８の第
２のポリシリコンＨＩＳ上にレジスト１１２０ｂを残存
する。
次に、レジストＭ（第２の耐エツチング性膜）２０ａ、
２０ｂをマスクとして、第２のポリシリコン＃ １８
、５ｉＯｚｌｌ １７及び第１のポリシリコン膜Ｉ６を
エッチング・除去する。これにより、第２の素子領域２
８に上層ゲート電極１８ｂ、上層ゲート絶縁膜１７ａ及
び下層ゲート電極１６ａが形成される（同図（ｅ））。
２０ｂをマスクとして、第２のポリシリコン＃ １８
、５ｉＯｚｌｌ １７及び第１のポリシリコン膜Ｉ６を
エッチング・除去する。これにより、第２の素子領域２
８に上層ゲート電極１８ｂ、上層ゲート絶縁膜１７ａ及
び下層ゲート電極１６ａが形成される（同図（ｅ））。
その後、レジスト膜２０ａ、２０ｂを除去した後、通常
の工程を経て単層及び２層のゲート電極を有するＭＩＳ
Ｔからなる半導体装置が完成する。なお、図中符号１４
ａは単層のゲート電極を有するＭＩＳＴのゲート絶縁膜
、１４ｂは２層のゲート電極壱有するＭＩＳＴの下層ゲ
ート絶縁膜、２１ａ、２１ｂは単層及び２層のゲートを
極を被覆するＳｉＯ□膜、２２ａ〜２２ｄは単層及び２
層のゲート電極の両側のＳｉ基板１に形成されたｎ型の
Ｓ／Ｄ拡散層である（同図（ｆ）。
の工程を経て単層及び２層のゲート電極を有するＭＩＳ
Ｔからなる半導体装置が完成する。なお、図中符号１４
ａは単層のゲート電極を有するＭＩＳＴのゲート絶縁膜
、１４ｂは２層のゲート電極壱有するＭＩＳＴの下層ゲ
ート絶縁膜、２１ａ、２１ｂは単層及び２層のゲートを
極を被覆するＳｉＯ□膜、２２ａ〜２２ｄは単層及び２
層のゲート電極の両側のＳｉ基板１に形成されたｎ型の
Ｓ／Ｄ拡散層である（同図（ｆ）。
以上のように、本発明の実施例によれば、第１図（ｄ）
に示すように、単層のゲート電極１８ａを形成した後、
２層のゲート電極１６ａ、２８ｂを形成するためのパタ
ーニング前に最初のレジスト８１９ａ、１９ｂを除去し
、新たにレジストｌ１２０ａ、２０ｂを形成しているの
で、単層のゲート電極１８ａを形成した後にエツチング
残渣などが残っている場合でも、レジスト膜１９ａ、１
９ｂを除去した後、又は除去すると同時にＳｉ基板Ｉｆ
を薬品などで洗浄することができる。
に示すように、単層のゲート電極１８ａを形成した後、
２層のゲート電極１６ａ、２８ｂを形成するためのパタ
ーニング前に最初のレジスト８１９ａ、１９ｂを除去し
、新たにレジストｌ１２０ａ、２０ｂを形成しているの
で、単層のゲート電極１８ａを形成した後にエツチング
残渣などが残っている場合でも、レジスト膜１９ａ、１
９ｂを除去した後、又は除去すると同時にＳｉ基板Ｉｆ
を薬品などで洗浄することができる。
このため、パターニング前に常にＳｉ基板ＩＩの表面を
清浄に保持することができるので、レジスト膜を形成す
る際、レジスト膜のピンホール等の発止を防止すること
ができる。これにより、パタニング不良を低減し、製造
歩留りを向上することができる。
清浄に保持することができるので、レジスト膜を形成す
る際、レジスト膜のピンホール等の発止を防止すること
ができる。これにより、パタニング不良を低減し、製造
歩留りを向上することができる。
以上のように、本発明の半導体装置の製造方法によれば
、単層のゲート電極を形成した後、２層のゲート電極を
形成するためのパターニング前に第１の耐エツチング性
膜を除去しているので、除去と同時に又は別工程により
半導体基板を洗浄することができる。従って、第２の耐
エツチング性膜の形成の前には常に半導体基板の表面を
清浄に保持することができる。
、単層のゲート電極を形成した後、２層のゲート電極を
形成するためのパターニング前に第１の耐エツチング性
膜を除去しているので、除去と同時に又は別工程により
半導体基板を洗浄することができる。従って、第２の耐
エツチング性膜の形成の前には常に半導体基板の表面を
清浄に保持することができる。
これにより、耐エツチング性膜のピンホール等の発生を
防止できるので、パターン不良を低減し、製造歩留りの
向上を図ることができる。
防止できるので、パターン不良を低減し、製造歩留りの
向上を図ることができる。
第１図は、本発明の実施例の半導体装置の製造方法につ
いて説明する断面図、 第２図は、従来例の半導体装１の製造方法について説明
する断面図である。 〔符号の説明］ ■、１１・・・Ｓｉ基板、 ２．１２・・・分離拡散層、 ３．１３・・・分離絶縁膜、 ４．７．２１ａ、２１ｂ、２３ａ、２３ｂ・−・５１０
ｚ膜、４ａ、１４ａ・・・ゲート絶縁膜、 ４ｂ、１４ｂ・・・下層ゲート絶縁膜、６・・・第１の
ポリシリコン膜、 ６ａ、１６ａ・・・下層ゲート電極、 ７ａ、１７ａ・・・上層ゲート絶縁膜、８．１８・・・
第２のポリシリコンＭ（第２の導電Ｍ）、８ａ、１８ａ
・・・ゲート電極、 ８ｂ、１８ｂ・・・上層ゲート電極、 ９ａ、９ｂ、１０−レジスト膜、 １４・・・ＳｉＯ□Ｍ（第１の絶縁膜）、１６・・・第
１のポリシリコン膜（第１の導電膜）、１７・・・Ｓｉ
Ｏ□膜（第２の絶縁膜）、１９ａ、１９ｂ・・・レジス
ト膜（第１の耐エツチング性膜）、 ２０ａ、２０ｂ・・・レジスト膜（第２の耐エツチング
性Ｍ）、 ２２ａ、２２ｂ、２４ａ、２４ｂ−３／Ｄ拡散層、２５
．２７・・・第１の素子領域、 ２６．２８・・・第２の素子領域。
いて説明する断面図、 第２図は、従来例の半導体装１の製造方法について説明
する断面図である。 〔符号の説明］ ■、１１・・・Ｓｉ基板、 ２．１２・・・分離拡散層、 ３．１３・・・分離絶縁膜、 ４．７．２１ａ、２１ｂ、２３ａ、２３ｂ・−・５１０
ｚ膜、４ａ、１４ａ・・・ゲート絶縁膜、 ４ｂ、１４ｂ・・・下層ゲート絶縁膜、６・・・第１の
ポリシリコン膜、 ６ａ、１６ａ・・・下層ゲート電極、 ７ａ、１７ａ・・・上層ゲート絶縁膜、８．１８・・・
第２のポリシリコンＭ（第２の導電Ｍ）、８ａ、１８ａ
・・・ゲート電極、 ８ｂ、１８ｂ・・・上層ゲート電極、 ９ａ、９ｂ、１０−レジスト膜、 １４・・・ＳｉＯ□Ｍ（第１の絶縁膜）、１６・・・第
１のポリシリコン膜（第１の導電膜）、１７・・・Ｓｉ
Ｏ□膜（第２の絶縁膜）、１９ａ、１９ｂ・・・レジス
ト膜（第１の耐エツチング性膜）、 ２０ａ、２０ｂ・・・レジスト膜（第２の耐エツチング
性Ｍ）、 ２２ａ、２２ｂ、２４ａ、２４ｂ−３／Ｄ拡散層、２５
．２７・・・第１の素子領域、 ２６．２８・・・第２の素子領域。
Claims (1)
- 【特許請求の範囲】 半導体基板上の第１及び第２の素子領域に第１の絶縁膜
を形成する工程と、 前記第１の素子領域の第１の絶縁膜上に第１の導電膜と
第２の絶縁膜とを順次形成する工程と、前記第１及び第
２の素子領域に第２の導電膜を形成する工程と、 前記第２の導電膜上に第１の耐エッチング性膜を形成し
た後、第１の耐エッチング性膜をパターニングし、該第
１の耐エッチング性膜により前記第１の素子領域を被覆
するとともに、前記第２の素子領域の第２の導電膜上に
該第１の耐エッチング性膜を残存する工程と、 前記第１の耐エッチング性膜をマスクとして第２の導電
膜をエッチング・除去し、前記第１の素子領域に第２の
導電膜を残存するとともに、前記第２の素子領域に前記
単層のゲート電極を形成する工程と、 前記残存する第１の耐エッチング性膜を除去する工程と
、 前記第１及び第２の素子領域に第２の耐エッチング性膜
を形成した後、第２の耐エッチング性膜をパターニング
し、前記第１の素子領域の第２の導電膜上に該第２の耐
エッチング性膜を残存するとともに、該第２の耐エッチ
ング性膜により前記第２の素子領域を被覆する工程と、 前記第２の耐エッチング性膜をマスクとして第１の素子
領域の第２の導電膜、第２の絶縁膜及び第１の導電膜を
エッチング・除去し、上層ゲート電極、上層ゲート絶縁
膜及び下層ゲート電極を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185047A JPH0472678A (ja) | 1990-07-12 | 1990-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185047A JPH0472678A (ja) | 1990-07-12 | 1990-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472678A true JPH0472678A (ja) | 1992-03-06 |
Family
ID=16163867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185047A Pending JPH0472678A (ja) | 1990-07-12 | 1990-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472678A (ja) |
-
1990
- 1990-07-12 JP JP2185047A patent/JPH0472678A/ja active Pending
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