JPH0472756A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、半導体記憶装置の製造方法に関し、さらに
詳しくは、積層構造キャパシタ、いわゆるスタックト・
キャパシタを有する半導体記憶装置の製造方法に係るも
のである。 〔従来の技術〕 従来のこの種の半導体記憶装置の製造方法について述べ
る。 第２図は従来のスタックト・キャパシタを有する半導体
記憶装置の主要な製造工程を順次に示しており、同図Ａ
は当該装置におけるメモリセル部としてのスタックト・
キャパシタの製造工程を、また、同図Ｂは同上周辺回路
部としての単層ゲート電極ＭＯＳ型トランジスタの製造
工程を、それぞれ各別に示す断面模式図である。 この従来例による製造方法においては、まず、第２図（
Ａ−１）　、　（Ｂ−１）に示されているように、シリ
コン基板３１の主面フィールド領域上にあって、選択酸
化法により素子分離のためのフィールド酸化膜を形成し
、かつメモリセル部、および周辺回路部での各活性領域
対応に熱酸化処理してゲート酸化膜３２．４２を形成す
る。 ついで、同図（Ａ−２）　、　（Ｂ−２）に示されてい
るように、前記それぞれの各ゲート酸化膜３２．４２の
上面部にあって、多結晶シリコン膜を共通に成長させた
上で、これを選択的にバターニングすることにより、メ
モリセル部、および周辺回路部での各トランジスタ電極
３３．４３をそれぞれに形成すると共に、これらの上部
、ならびに側面部を覆うように１間絶縁膜３４．４４を
形成し、その後、ホットエレクトロン対策としての低濃
度不純物注入層３５．４５と、ソース・ドレイン対応の
高濃度不純物注入層３６、４６とを順次に形成する。 また、同図（Ａ−３）に示されているように、前記メモ
リセル部側にあって、その眉間絶縁膜３４上にスタック
ト・キャパシタの下層電極となる多結晶シリコン膜３５
．キャパシタ誘電体膜となるシリコン窒化膜３６を順次
に成長かつ選択的にパターニングした後、当該シリコン
窒化膜３６を熱酸化処理して薄い酸化膜３７を形成する
が、このとき同時に、下層電極としての多結晶シリコン
膜３５の端面にも酸化膜３７ａが形成されるもので、そ
の後、これらの上にスタックト・キャパシタの上層電極
となる多結晶シリコン膜３８を選択的に形成し、さらに
、眉間絶縁膜３９を施して所期の装置構成を得るのであ
る。 なお、前記（Ａ−３）工程においては、周辺回路部側に
も同様な膜構成が形成されるが、これを適宜にエツチン
グ除去する。 〔発明が解決しようとする課題〕 しかしながら、前言このように製造される従来の半導体
記憶装置の場合には、メモリセル部側と同時に構成され
る周辺回路部側でのトランジスタ部にあっては、１種類
のゲート酸化膜厚のみしか形成できず、２種類以上のゲ
ート酸化膜厚を得るためには、膜形成工程数が徒らに増
加して製造自体が煩雑化するという問題点がある。 この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、メモリセル
部側と周辺回路部側とを共通的に構成する場合、周辺回
路部側におけるトランジスタ部のゲート酸化膜厚を複数
種類に亘って形成し得るようにした。この種の半導体記
憶装置、こ１では、スタックト・キャパシタを有する半
導体配憶装置の製造方法を提供することである。

【課題を解決するための手段】

前記目的を達成するために、この発明に係る半導体記憶
装置の製造方法は、メモリセル部でのキャパシタ誘電体
膜としてのシリコン窒化膜の熱酸化処理による酸化膜の
形成を複数回に分けることで、同時に形成される周辺回
路部でのゲート酸化膜の膜厚設定を任意に行ない得るよ
うにしたものである。 すなわち、この発明は、積層構造キャパシタを有する半
導体記憶装置の製造方法において、シリコン基板上のメ
モリセル部に、スタックト・キャパシタの下層電極、誘
電体膜としてシリコン窒化膜を順次選択的に形成する工
程と、第１の熱酸化処理によって、前記メモリセル部の
シリコン窒化膜上、ならびに下層電極層の端面に酸化膜
を形成し、同時に、周辺回路部でのシリコン基板上に第
１のゲート酸化膜を形成し、かつ必要に応じて当該第１
のゲート酸化膜を除去する工程と、第２の熱酸化処理に
よって、前記メモリセル部の各酸化膜上に再度酸化膜を
形成し、同時に、前記周辺回路部にあって、前記第１の
ゲート酸化膜が残されている場合には、当該第１のゲー
ト酸化膜上に重ねた第２のゲート酸化膜の形成により第
３のゲート酸化膜を、第１のゲート酸化膜が残されてい
ない場合には、単独に第２のゲート酸化膜を形成する工
程と、その後、前記メモリセル部の各酸化膜上にスタッ
クト・キャパシタの上層電極、前記周辺回路部にトラン
ジスタ電極をそれぞれ同時に選択的に形成する工程とを
少なくとも含み、前記熱酸化処理を複数回に亘って繰り
返すことを特徴とする半導体記憶装置の製造方法である
。 ［作　　　用］ 従って、この発明方法では、メモリセル部のキャパシタ
誘電体膜となるシリコン窒化膜を熱酸化処理して酸化膜
を形成する工程において、当該熱酸化処理の工程を複数
回に分けて行なうことにより１周辺回路部側にあっては
、トランジスタ構成でのゲート酸化膜を同時に形成する
ようにしているため、特に製造工程を増加させずに、熱
酸化処理回数により当該ゲート酸化膜の膜厚を任意所望
値に設定し得るのである。 【実　施　例］ 以下、この発明に係る半導体記憶装置の製造方法の一実
施例につき、第１図を参照して詳細に説明する。 第１図はこの実施例方法を適用したスタックド、キャパ
シタを有する半導体記憶装置の主要な製造工程を順次に
示しており、同図Ａは当該装置におけるメモリセル部と
してのスタックト・キャパシタの製造工程を、また、同
図ｆ３４Ｉ４は同上周辺回路部としての相互にゲート酸
化膜厚を異にする各単層ゲート電極ＭＯＳ型トランジス
タの製造工程を、それぞれ各別に示す断面模式図である
。 この実施例による製造方法においては、まず、第１図（
Ａ−１）、および（Ｂ−１ａ）　、　（Ｂ−１ｂ）に示
されているように、メモリセル部、こ＼では、（Ａ−１
）側にあって、シリコン基板１１の主面フィールド領域
上に選択酸化法により素子分離のためのフィールド酸化
膜を形成すると共に、活性領域部対応に熱酸化処理して
メモリセル部側のゲート酸化膜１２を形成し、また、当
該ゲート酸化膜１２の上面部に多結晶シリコン膜を成長
かつ選択的にバターニングして、メモリセル部側のトラ
ンジスタ電極１３を形成した上で、当該トランジスタ電
極１３の上部、ならびに側面部を覆うように眉間絶縁膜
１４を形成し、さらに、ホットエレクトロン対策として
の低濃度不純物注入層１５と、ソース・トレイン対応の
高濃度不純物注入層１６とを順次に形成した後、前記層
間絶縁膜１４上にスタックト・キャパシタの下層電極と
なる多結晶シリコン膜１７．キャパシタ誘電体膜となる
シリコン窒化膜１８を順次に成長かつ選択的にパターニ
ング形成する。 ついで、同図（Ａ−２）、および（Ｂ−２ａ）　、　（
Ｂ−２ｂ）に示されているように、第１の熱酸化処理を
施すことにより、メモリセル部、同様に（Ａ−２）側で
は、前記シリコン窒化膜１８上に薄い酸化膜１９．下層
電極としての多結晶シリコン膜１７の端面に酸化膜１９
ａがそれぞれに形成され、また同時に、各周辺回路部、
つまりこの場合、各（Ｂ−２ａ）　、　（Ｂ−２ｂ）側
では、前記シリコン基板１１での対応する主面フィール
ド領域上に第１のゲート酸化膜２３ａ、　２３ｂがそれ
ぞれに形成される。 そして、この実施例の場合、相互に膜厚を異にするゲー
ト酸化膜を得るために、一方の周辺回路部、こ＼では、
（Ｂ−２ｂ）側での第１のゲート酸化膜２３ｂを一旦、
エツチング除去する。 続いて、同図（Ａ−３）、および（Ｂ−３ａ）　、　（
Ｂ−３ｂ）に示されているように、第２の熱酸化処理を
施すことにより、メモリセル部、同様に（Ａ−３）側で
は、前記各酸化膜１９．１９ａ上にあって、再度、それ
ぞれに薄い酸化膜２０．端面酸化膜２０ａが形成される
と共に、各周辺回路部、同様に各（Ｂ−２ａ）　、　（
Ｂ−２ｂ）側では、前者（Ｂ−２ａ）側にあって、第１
のゲート酸化膜２３ａ上に重ねて第２のゲート酸化膜２
４ａが形成され、かつ後者（Ｂ−２ｂ）側にあって、第
１のゲート酸化膜２３ｂを除去したシリコン基板１１に
第２のゲート酸化膜２４ｂが形成される。 すなわち、この態様を換言すると、一方の周辺回路部（
Ｂ−２ａ側に対応）には、相互に重ねられた第１．第２
の各ゲート酸化膜２３ａ、　２４ａによる厚い膜厚の第
３のゲート酸化膜２５ａが形成され、他方の周辺回路部
（Ｂ−２ａ側に対応）には、それ自体の膜厚のみによる
第２のゲート酸化膜２４ｂが形成されることになる。 また次に、同図（Ａ−４）、および（Ｂ−４ａ）　、　
（Ｂ−４ｂ）に示されているように、メモリセル部（Ａ
−４）側にあって、前記各酸化膜２０．２０ａ上にスタ
ックト・キャパシタの上層電極としての多結晶シリコン
膜２１を成長かつ選択的にバターニング形成することに
より、同時に、周辺回路部（Ｂ−４ａ）　、　（Ｂ−４
ｂ）側にあって、前記第３のゲート酸化膜２５ａ、第２
のゲート酸化膜２４ｂ上に周辺回路部の各トランジスタ
電極２６ａ、　２６ｂがそれぞれに形成され、その後、
当該周辺回路部にホットエレクトロン対策としての低濃
度不純物注入層２７ａ、　２７ｂをそれぞれに形成した
上で、当該トランジスタ電極２６ａ、　２６ｂでの上部
、ならびに側面部を覆うように眉間絶縁膜２８ａ、　２
８ｂを形成し、かつソース・ドレイン対応の高濃度不純
物注入層２９ａ、　２９ｂを形成し、さらに、眉間絶縁
膜２２を施して所期の装置構成を得るのであり、このよ
うにして、目的とするところの周辺回路部側におけるト
ランジスタ部でのゲート酸化膜の膜厚を任意に設定でき
る。つまりこＳでは、複数種類に亘るゲート酸化膜厚を
容易に形成し得るのである。 〔発明の効果〕 以上詳述したように、この発明方法によれば、積層構造
キャパシタを有する半導体記憶装置の製造方法において
、まず、シリコン基板上のメモリセル部に、スタックト
・キャパシタの下層電極。 誘電体膜としてシリコン窒化膜を順次選択的に形成し、
次に、第１の熱酸化処理によって、メモリセル部のシリ
コン窒化膜上、ならびに下層電極の端面に酸化膜を形成
し、同時に、周辺回路部でのシリコン基板上に第１のゲ
ート酸化膜を形成した上で、必要に応じて当該第１のゲ
ート酸化膜を除去し、さらに、第２の熱酸化処理によっ
て、メモリセル部の各酸化膜上に再度酸化膜を形成し、
同時に、周辺回路部にあって、第１のゲート酸化膜が残
されている場合には、当該第１のゲート酸化膜上に重ね
た第２のゲート酸化膜の形成により第３のゲート酸化膜
を、第１のゲート酸化膜が残されていない場合には、単
独に第２のゲート酸化膜を形成し、その後、メモリセル
部の各酸化膜上にスタックト・キャパシタの上層電極、
同辺回路部にトランジスタ電極をそれぞれ同時に選択的
に形成するもので、このように、メモリセル部のキャパ
シタ誘電体膜となるシリコン窒化膜を熱酸化処理して酸
化膜を形成する際に、当該熱酸化処理を複数回に分けて
行なうことで、周辺回路部側でのトランジスタ構成のゲ
ート酸化膜を同時に形成するようにしているため、特に
製造工程を増加させずに、熱酸化処理の回数によって当
該ゲート酸化膜の膜厚を所望値に容易に設定し得るので
あり、併せて、キャパシタの下層電極の端面エツジを覆
う酸化膜が厚くされるので、当該キャパシタの絶縁耐圧
を一層向上できるなどの優れた特長を有するものである
。

【図面の簡単な説明】

第１図はこの発明方法の一実施例を適用したスタックト
・キャパシタを有する半導体記憶装置の主要な製造工程
を順次に示し、同図Ａは当該装置におけるメモリセル部
としてのスタックト・キャパシタの製造工程を、同図臼
４９４は同上周辺回路部としての相互にゲート酸化膜厚
を異にする各単層ゲート電極ＭＯ３型トランジスタの製
造工程をそれぞれ各別に示す断面模式図であり、また、
第２図は従来方法による同上スタックト・キャパシタを
有する半導体記憶装置の主要な製造工程を順次に示し、
同図Ａは当該装置におけるメモリセル部としてのスタッ
クト・キャパシタの製造工程を、同図Ｂは同上周辺回路
部としての単層ゲート電極ＭＯ３型トランジスタの製造
工程をそれぞれ各別に示す断面模式図である。 １１・・・・シリコン基板、 １２・・・・メモリセル部側のゲート酸化膜、１３・・
・・同トランジスタ電極、 １４・・・・同層間絶縁膜、 １５・・・・同低濃度不純物注入１゜ １６・・・・同高濃度不純物注入層、 １９、１９ａおよび２０．２０ａ・・・・同酸化膜、２
１・・・・多結晶シリコン膜 （キャパシタ上層電極） ２２・・・・層間絶縁膜。 ２４ａ、　２４ｂ・・・・同第２のゲート酸化膜、２５
ａ・・・・同第３のゲート酸化膜、２６ａ、　２６ｂ・
・・・トランジスタ電極、２７ａ、２７ｂ　旧−同低濃
度不純物注入層、２８ａ、　２８ｂ・・・・同層間絶縁
膜、２９ａ、　２９ｂ・・・・同高濃度不純物注入層。

Claims (1)

1. 【特許請求の範囲】 積層構造キャパシタを有する半導体記憶装置の製造方法
   において、 シリコン基板上のメモリセル部に、スタックト・キャパ
   シタの下層電極、誘電体膜としてシリコン窒化膜を順次
   選択的に形成する工程と、 第１の熱酸化処理によって、前記メモリセル部のシリコ
   ン窒化膜上、ならびに下層電極層の端面に酸化膜を形成
   し、同時に、周辺回路部でのシリコン基板上に第１のゲ
   ート酸化膜を形成し、かつ必要に応じて当該第１のゲー
   ト酸化膜を除去する工程と、 第２の熱酸化処理によって、前記メモリセル部の各酸化
   膜上に再度酸化膜を形成し、同時に、前記周辺回路部に
   あって、前記第１のゲート酸化膜が残されている場合に
   は、当該第１のゲート酸化膜上に重ねた第２のゲート酸
   化膜の形成により第３のゲート酸化膜を、第１のゲート
   酸化膜が残されていない場合には、単独に第２のゲート
   酸化膜を形成する工程と、 その後、前記メモリセル部の各酸化膜上にスタックト・
   キャパシタの上層電極、前記周辺回路部にトランジスタ
   電極をそれぞれ同時に選択的に形成する工程とを少なく
   とも含み、前記熱酸化処理を複数回に亘って繰り返すこ
   とを特徴とする半導体記憶装置の製造方法。