JPS6050964A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6050964A JPS6050964A JP58159272A JP15927283A JPS6050964A JP S6050964 A JPS6050964 A JP S6050964A JP 58159272 A JP58159272 A JP 58159272A JP 15927283 A JP15927283 A JP 15927283A JP S6050964 A JPS6050964 A JP S6050964A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon
- area
- control gate
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特に不揮発性半導体メモリの改良
に関する。
に関する。
従来、不揮発性半導体メモＩＪ （Ｅ２ＦＲＯＭ）とし
ては、例えば＃！１図（、） 、 （ｂ）に示すものが
知られている。図中の１は、半導体基板である。この基
板１の表面には、ソース、ドレイン領域２，３が設けら
れている。同基板１上には、薄いダート絶縁膜４を介し
て多結晶シリコンからなるフローティングゲート５が設
けられている。このフローティングダート５を含むダー
ト絶縁膜４上には、５ｉ０２膜６を介してコントロール
ゲート７が設けられている。
ては、例えば＃！１図（、） 、 （ｂ）に示すものが
知られている。図中の１は、半導体基板である。この基
板１の表面には、ソース、ドレイン領域２，３が設けら
れている。同基板１上には、薄いダート絶縁膜４を介し
て多結晶シリコンからなるフローティングゲート５が設
けられている。このフローティングダート５を含むダー
ト絶縁膜４上には、５ｉ０２膜６を介してコントロール
ゲート７が設けられている。
こうした構造のメモリにおいて、効率よく動作させるた
めには、フローティングゲート５と半導体基板１の間の
容量をＣ１、ダート絶縁膜４を介して接触する面積をＳ
１１コントロールゲート７とフローティングゲート５の
間の容量をＣ２，５ｉ０２膜６を介して接触する面積を
Ｓ。
めには、フローティングゲート５と半導体基板１の間の
容量をＣ１、ダート絶縁膜４を介して接触する面積をＳ
１１コントロールゲート７とフローティングゲート５の
間の容量をＣ２，５ｉ０２膜６を介して接触する面積を
Ｓ。
とすると、一般にＣ２／Ｃ１２３であることが望ましい
。
。
しかしながら、Ｃ＊／（−＋ ≧３とするためには、前
述したＳ２を太きくしなければならない。
述したＳ２を太きくしなければならない。
具体的には、ダート絶縁膜４の膜厚を１００ｋ。
５ｉｏ２膜６の膜厚を５ｏｏｏｌと仮定した場合、Ｓｔ
／Ｓｓは２４以上にしなければならない。
／Ｓｓは２４以上にしなければならない。
その結果、メモリのセルザイズが小さくならずに集積化
に適しないという欠点を有する。
に適しないという欠点を有する。
また、Ｃ２をそのままにしてＳ２を小さくするには、５
ｉ０２膜６の膜厚を薄くしてやればよいが、多結晶シリ
コンからなるフローティングダート５上の５ｔｏ２膜６
の膜質が悪くなり、例えば２０Ｖ程度の高電圧をコント
ロールダート７に印加した場合、その耐圧に対して心配
があり、記憶の保持特性が劣化する。
ｉ０２膜６の膜厚を薄くしてやればよいが、多結晶シリ
コンからなるフローティングダート５上の５ｔｏ２膜６
の膜質が悪くなり、例えば２０Ｖ程度の高電圧をコント
ロールダート７に印加した場合、その耐圧に対して心配
があり、記憶の保持特性が劣化する。
本発明は上記事情に鑑みてなされたもので、記憶の保持
特性を劣化させることなく素子の集積化を達成し得る半
導体装置を提供することを目的とするものである。
特性を劣化させることなく素子の集積化を達成し得る半
導体装置を提供することを目的とするものである。
本発明は、表面に拡散層を有する半導体基板と、この基
板上に第１の絶縁膜を介して設けられたフローティング
ゲートと、この７０−テインググート上に第２の絶縁膜
を介して設けられたコントロールゲートとを具備し、フ
ローティングゲートの一部を上方に突出することによっ
テ、フローティングゲートとコントロールタートの重な
る面積を平面的な場所をそれほど占有せずにかせぎ、も
って記憶の保持特性を劣化させることなく素子の集積化
を達成することを図ったことを骨子とするものである。
板上に第１の絶縁膜を介して設けられたフローティング
ゲートと、この７０−テインググート上に第２の絶縁膜
を介して設けられたコントロールゲートとを具備し、フ
ローティングゲートの一部を上方に突出することによっ
テ、フローティングゲートとコントロールタートの重な
る面積を平面的な場所をそれほど占有せずにかせぎ、も
って記憶の保持特性を劣化させることなく素子の集積化
を達成することを図ったことを骨子とするものである。
以下、本発明の一実施例に係るＥ２ＦＲＯＭを製造工程
順に第２図（、）〜（ｅ）を参照して説明する。
順に第２図（、）〜（ｅ）を参照して説明する。
〔１〕 まず、半導体基板としての例えばｐ型のＳｉ基
板１１上に第１の絶縁膜としての膜厚１００Ｘの酸化膜
１２を形成した。つづいて、この酸化膜１２上に膜厚４
０００Ｘの多結晶シリコン層１３、膜厚６０００ Ｘ
（Ｄ ＣＶＤ５ｉ０２膜１４を順次形成した（第２図（
、）図示）。次いで、写真蝕刻（ＰＥＰ）法により、前
記ＣＶＤ５ｉ０２膜１４．多結晶シリコン層１３を所定
の形状にパターニングし、ＣＶＤ５ｉ０２パターン１４
′、多結晶シリコンパターン１３′を形成した（第２図
（ｂ）図示）。更に、前記ＣＶＤ ５ｉ０２ ａ！ター
ン１４′をマスクとして、前記基板１１にｎ型不純物例
えばリンを加速電圧４０ ＫｅＶ、ドーズ量１×１０１
３ｃｒｎ−２の条件でイオン注入し、Ｎ一層１５．１６
を形成した。その後、全面に膜厚２０００Ｘの多結晶シ
リコン層１７を形成した（第２図（Ｃ）図示）。
板１１上に第１の絶縁膜としての膜厚１００Ｘの酸化膜
１２を形成した。つづいて、この酸化膜１２上に膜厚４
０００Ｘの多結晶シリコン層１３、膜厚６０００ Ｘ
（Ｄ ＣＶＤ５ｉ０２膜１４を順次形成した（第２図（
、）図示）。次いで、写真蝕刻（ＰＥＰ）法により、前
記ＣＶＤ５ｉ０２膜１４．多結晶シリコン層１３を所定
の形状にパターニングし、ＣＶＤ５ｉ０２パターン１４
′、多結晶シリコンパターン１３′を形成した（第２図
（ｂ）図示）。更に、前記ＣＶＤ ５ｉ０２ ａ！ター
ン１４′をマスクとして、前記基板１１にｎ型不純物例
えばリンを加速電圧４０ ＫｅＶ、ドーズ量１×１０１
３ｃｒｎ−２の条件でイオン注入し、Ｎ一層１５．１６
を形成した。その後、全面に膜厚２０００Ｘの多結晶シ
リコン層１７を形成した（第２図（Ｃ）図示）。
〔ＩＩ〕 次に、前記多結晶シリコン層１７を反応性イ
オンエツチング（ＲＩＥ）により適宜エツチングし、Ｃ
ＶＤ５ｉ０２パターン１４′、多結晶シリコン・ぐター
ン１３′の側壁に多結晶シリコン１７’を残存させ、該
多結晶シリコン層１７′と多結晶シリコンパターン１３
′かうするフローティングゲート１８を形成した（第２
図（ｄ）図示）。つづいて、ＣｖＤＳ＋０２パターン１
４′を除去した後、例えば１０００℃、１５分間酸化処
理を行なってコントロールダート１８上には膜厚８００
Ｘの５１０２膜（第２の絶縁膜）１９を、基板１ノ上の
酸化膜１２上には膜厚４００Ｘの５１０２膜（図示せず
）を形成した。次いで、全面に膜厚４０００久の多結晶
シリコン層（図示せず）を形成した後、ＰＫＰによシバ
ターニングして多結晶シリコンからなるコントロールダ
ート２０を形成した。更に、このコントロールゲート２
０をマスクとして、前記基板１ノに例えば砒素を加速電
圧４０ＫｅＶ 、ドーズ量３ Ｘ １０１５ｃｒｒｒ−
２の条件でイオン注入いＮ＋＠２２ 、２２を形成した
。その結果、Ｎ一層１５とＮ＋層２１とからなるソース
領域２３、及びＮ一層１６と１層２２とからなるドレイ
ン領域２４−乞夫々形成し、Ｅ２ＦＲＯＭを製造した（
第２図（ｅ）図示）。
オンエツチング（ＲＩＥ）により適宜エツチングし、Ｃ
ＶＤ５ｉ０２パターン１４′、多結晶シリコン・ぐター
ン１３′の側壁に多結晶シリコン１７’を残存させ、該
多結晶シリコン層１７′と多結晶シリコンパターン１３
′かうするフローティングゲート１８を形成した（第２
図（ｄ）図示）。つづいて、ＣｖＤＳ＋０２パターン１
４′を除去した後、例えば１０００℃、１５分間酸化処
理を行なってコントロールダート１８上には膜厚８００
Ｘの５１０２膜（第２の絶縁膜）１９を、基板１ノ上の
酸化膜１２上には膜厚４００Ｘの５１０２膜（図示せず
）を形成した。次いで、全面に膜厚４０００久の多結晶
シリコン層（図示せず）を形成した後、ＰＫＰによシバ
ターニングして多結晶シリコンからなるコントロールダ
ート２０を形成した。更に、このコントロールゲート２
０をマスクとして、前記基板１ノに例えば砒素を加速電
圧４０ＫｅＶ 、ドーズ量３ Ｘ １０１５ｃｒｒｒ−
２の条件でイオン注入いＮ＋＠２２ 、２２を形成した
。その結果、Ｎ一層１５とＮ＋層２１とからなるソース
領域２３、及びＮ一層１６と１層２２とからなるドレイ
ン領域２４−乞夫々形成し、Ｅ２ＦＲＯＭを製造した（
第２図（ｅ）図示）。
本発明に係るＥ２ＦＲＯＭは、第２図（ｅ）に示す如く
、表面にンース、ドレイン領域２３．２４を有するＳｉ
基板１１上に薄い酸化膜１２を介してフローティングゲ
ート１８を設け、このフローｔ４ングケ８−ト１８及び
基板ｌｌ上に５ｉ０２膜１９゜酸化膜１２を介してコン
トロールゲート２θを設けた構造となっている０ しかして、本発明によれば、フローティングゲ−ト１８
がこの一部をなす多結晶シ１ノコン層１２′によって上
方に突設した構造となっているタメ、フローティングゲ
ート１８とコントロールグート２０の重なる面積を、従
来と比べ平面的に占有せずに増やすことができる。した
がって、記憶の保持特性を劣化せずに、メモリのセルサ
イズを小さくして集積化を図ることができる。なお、前
述した面積は、ＣＶＤＳｉｏ２パターン１４′及び多結
晶シリコン層１７′の膜厚により自由に調整できる。
、表面にンース、ドレイン領域２３．２４を有するＳｉ
基板１１上に薄い酸化膜１２を介してフローティングゲ
ート１８を設け、このフローｔ４ングケ８−ト１８及び
基板ｌｌ上に５ｉ０２膜１９゜酸化膜１２を介してコン
トロールゲート２θを設けた構造となっている０ しかして、本発明によれば、フローティングゲ−ト１８
がこの一部をなす多結晶シ１ノコン層１２′によって上
方に突設した構造となっているタメ、フローティングゲ
ート１８とコントロールグート２０の重なる面積を、従
来と比べ平面的に占有せずに増やすことができる。した
がって、記憶の保持特性を劣化せずに、メモリのセルサ
イズを小さくして集積化を図ることができる。なお、前
述した面積は、ＣＶＤＳｉｏ２パターン１４′及び多結
晶シリコン層１７′の膜厚により自由に調整できる。
また、Ｓｉ基板１１の表面には、ソース、ドレイン領域
２３．２４の一部をなすＮ一層１５．１６が、フローテ
ィングデート１８の下方に形成されているため、素子の
性能を向上できる。
２３．２４の一部をなすＮ一層１５．１６が、フローテ
ィングデート１８の下方に形成されているため、素子の
性能を向上できる。
なお、本発明に係るＥ ２ＦＲＯＭは、上記実施例の如
き構造のものに限らず、第３図に示す如く、コントロー
ルゲート１８の一部をなす多結晶シリコンＮ１７′が左
側にのみ残存した構造のものでもよい。
き構造のものに限らず、第３図に示す如く、コントロー
ルゲート１８の一部をなす多結晶シリコンＮ１７′が左
側にのみ残存した構造のものでもよい。
また、前述したＥ２ＰＩＩＯＭをセルとして大規模集積
回路として応用した時セルの選択性を行なうためには、
第４図のように例えば基板１１上に多結晶シリコンから
なるセレクトゲート２５を設けてもよい。なお、かかる
セレクトゲート２５を具備したに２ＦＲＯＭと従来のそ
れとの素子面積を比較したところ、第５図及び第６図に
示す通シとなった。ここで、第５図は従来のセレクトケ
” −） ２２を具備したに２ＦＲＯＭを、第６図は第
４図の平面図で、本発明の場合の８２２８０Ｍを夫々示
す。なお、第５図の３１〜３５は、夫々フローティング
ゲート、薄い酸化膜、コントロールゲート セレクトゲ
ート及びＮ層を示す。以上より、本発明によるセレクト
ゲート付きＥ２ＰＲＯＭの素子面積は、従来のそれと比
べ約１７２で済むことが確認することができ、本発明が
従来と比べ優れていることが理解できる。
回路として応用した時セルの選択性を行なうためには、
第４図のように例えば基板１１上に多結晶シリコンから
なるセレクトゲート２５を設けてもよい。なお、かかる
セレクトゲート２５を具備したに２ＦＲＯＭと従来のそ
れとの素子面積を比較したところ、第５図及び第６図に
示す通シとなった。ここで、第５図は従来のセレクトケ
” −） ２２を具備したに２ＦＲＯＭを、第６図は第
４図の平面図で、本発明の場合の８２２８０Ｍを夫々示
す。なお、第５図の３１〜３５は、夫々フローティング
ゲート、薄い酸化膜、コントロールゲート セレクトゲ
ート及びＮ層を示す。以上より、本発明によるセレクト
ゲート付きＥ２ＰＲＯＭの素子面積は、従来のそれと比
べ約１７２で済むことが確認することができ、本発明が
従来と比べ優れていることが理解できる。
更に、上記実施例では、８２２８０Ｍの場合について述
べたが、これに限らず、ＥＰＲＯＭの場合にも同様に適
用できる。
べたが、これに限らず、ＥＰＲＯＭの場合にも同様に適
用できる。
以上詳述した如く本発明によれば、記憶の保持特性を劣
化させることなく素子の集積化を達成し得る高信頼性の
８２２８０Ｍ等の半導体装置を提供できるものである。
化させることなく素子の集積化を達成し得る高信頼性の
８２２８０Ｍ等の半導体装置を提供できるものである。
第１図（、）は従来のＥ ２ＦＲＯＭの平面図、同図（
ｂ）は同図（、）のｘ−Ｘ線に沿う断面図、第２図（ａ
）〜（ｅ）は本発明の一実施例に係る８２２８０Ｍを製
造工程順に示す断面図、第３図は本発明の他の実施例に
係る８２２８０Ｍの断面図、第４図は本発明のその他の
実施例に係るセレクトゲート付きＥ ＰＲＯＭ のる。 １１・・・ｐ型のＳ＋基板（半導体基板）、１２・・酸
化膜（第１の絶縁膜）、Ｚ ３ 、 Ｊ ７ 、１７・
・・多結晶シリコン層、１３′・・・多結晶シリコンノ
ソターン、 １ ４− ＣＶＤＳｉＯ２膜、 １４’
−ＣＶＤ５ｉ０２ Ａターン、１５．１６・・・Ｎ一層
、１８・・・フローティングデート、１９・・・５ｉ０
２膜（第２の絶縁膜）・２０・・・コントロールゲート
、２１．２２・・・耐１．２３・・ソース領域、２４・
・・ドレイン領域、２５・・・セレクトダート。
ｂ）は同図（、）のｘ−Ｘ線に沿う断面図、第２図（ａ
）〜（ｅ）は本発明の一実施例に係る８２２８０Ｍを製
造工程順に示す断面図、第３図は本発明の他の実施例に
係る８２２８０Ｍの断面図、第４図は本発明のその他の
実施例に係るセレクトゲート付きＥ ＰＲＯＭ のる。 １１・・・ｐ型のＳ＋基板（半導体基板）、１２・・酸
化膜（第１の絶縁膜）、Ｚ ３ 、 Ｊ ７ 、１７・
・・多結晶シリコン層、１３′・・・多結晶シリコンノ
ソターン、 １ ４− ＣＶＤＳｉＯ２膜、 １４’
−ＣＶＤ５ｉ０２ Ａターン、１５．１６・・・Ｎ一層
、１８・・・フローティングデート、１９・・・５ｉ０
２膜（第２の絶縁膜）・２０・・・コントロールゲート
、２１．２２・・・耐１．２３・・ソース領域、２４・
・・ドレイン領域、２５・・・セレクトダート。
Claims (1)
- 表面に拡散層を有する半導体基板と、この基板上に第１
の絶縁膜を介して設けられたフローティングゲートと、
このフローティングダート上に第２の絶縁膜を介して設
けられたコントロールダートとを具備する半導体装置に
おいて、フローティングゲートの一部を上方に突出した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159272A JPS6050964A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159272A JPS6050964A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050964A true JPS6050964A (ja) | 1985-03-22 |
Family
ID=15690149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159272A Pending JPS6050964A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050964A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245577A (ja) * | 1985-04-23 | 1986-10-31 | Toshiba Corp | 不揮発性半導体メモリ素子 |
| US5053842A (en) * | 1990-05-30 | 1991-10-01 | Seiko Instruments Inc. | Semiconductor nonvolatile memory |
| US5793080A (en) * | 1993-10-12 | 1998-08-11 | Lg Semicon Co., Ltd. | Nonvolatile memory device |
| KR100393229B1 (ko) * | 2001-08-11 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치 |
-
1983
- 1983-08-31 JP JP58159272A patent/JPS6050964A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245577A (ja) * | 1985-04-23 | 1986-10-31 | Toshiba Corp | 不揮発性半導体メモリ素子 |
| US5053842A (en) * | 1990-05-30 | 1991-10-01 | Seiko Instruments Inc. | Semiconductor nonvolatile memory |
| US5793080A (en) * | 1993-10-12 | 1998-08-11 | Lg Semicon Co., Ltd. | Nonvolatile memory device |
| KR100393229B1 (ko) * | 2001-08-11 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치 |
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