JPH0472817A - ディジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号処理をすべてディジタル回路で行うディ
ジタルＰＬＬ（フェーズ　ロックド　ルプ）回路に関す
るものである。

〔従来技術とその課題〕

従来のＰＬＬ回路の基本構成を図−１５に示す。

このＰＬＬ回路は、外部からの入力信号ｆｉｎと出力側
からの帰還信号ｆ１とを位相比較器１１で比較し、その
誤差信号を低域フィルタ１２で直流電圧に変換して、そ
の電圧でＶＣＯ（電圧制御発振器）１３の発振周波数を
制御し、そのＶＣＯ１３の出力を１／Ｎ分周回路１４で
分周して帰還信号ｆ１を作成し、かつ任意分周回路１５
で分周して出力信号ｆｏｕを得るものである。Ｖ　Ｃ０
１３は、ｆｌｒ＋よりｆ、の周波数が高い場合には発振
周波数が低くなるように、またｆ、。よりｆ、の周波数
が低い場合には発振周波数が高くなるように制御される
。

しかしこのＰＬＬ回路は低域フィルタ１２オよびＶ　Ｃ
０１３がアナログ回路であるため、全体をＩＣ化できな
いという難点がある。

信号処理をすべてディジタル回路で行うディジクルＰＬ
Ｌ回路としては従来、図−１６のような回路も提案され
ている。このＰＬＬ回路は、外部からの入力信号ｆｉｎ
と出力側からの帰還信号ｆ１とを比較器１６で比較し、
その出力を選択回路１８に人力して、予め設定された複
数の基準周波数ｆｆ１２、ｆｌ・・・の中から一つの周
波数を選択し、選択された周波数を１／Ｎ分周回路１４
で分周して帰還信号ｒ、にすると共に、任意分周回路１
５で分周して出力信号ｆｏｕを得るものである。

しかしこのディジタルＰＬＬ回路は、基準周波数が数種
類しか用意されていないため、出力信号の周波数が飛び
飛びの値しか得られないという欠点がある。

〔課題の解決手段〕

本発明は、上記のような従来技術の問題点に鑑み、すべ
ての信号処理をディジタル回路で行い、しかも出力信号
の周波数を広範囲になめらかに変えられるディジタルＰ
ＬＬ回路を提供するものである。

本発明に係るディジタルＰＬＬ回路は基本的には図−１
に示すような構成を有する。すなわち、外部からの入力
信号ｆ、。と出力側からの帰還信号ｆ１とを比較してパ
ルスエツジ（パルスの立上り又は立下り）の前後および
時間差を検出する回路２１と、その検出値（パルスエツ
ジの前後および時間差）に応じた数のアップパルスまた
はダウンパルスを発生する回路２２と、そのアップパル
スまたはダウンパルスの数によってカウント値が上下す
るアップダウンカウンタ２３と、そのアップダウンカウ
ンタ２３のカウント値によって初期値または最終値が設
定される可変進数カウンタ２４と、この可変進数カウン
タ２４のキャリ出力く了ツブカウンタの場合）またはボ
ロー出力（ダウンカウンタの場合）から前記帰還信号を
作成する回路２５とを備えており、前記可変進数カウン
タ２４のキャリ出力またはボロー出力を必要に応じ任意
分周回路２６に通して、出力信号ｆ。０を得るようにし
たものである。

〔作用〕

本発明は、従来のＰＬＬ回路におけるＶＣＯに相当する
部分に可変進数カウンタ２４を使用した点に特徴がある
。可変進数カウンタ２４は、カウントの初期値（最終値
でも可）を設定することにより進数が変化するカウンタ
である。例えば１６進数の数をカウントできるアップカ
ウンタを考えた場合、初期値をＯに設定すると１６カウ
ントで１回桁上げされる１６進カウンタとなり、初期値
を１４に設定すると２カウントで１回桁上げされる２進
カウンタとなり、初期値を７に設定すると９カウントで
１回桁上げされる９進カウンタとなる。したがってこの
可変進数カウンタで一定周期のクロック信号ＣＬＫをカ
ウントしているときのキャリ　（桁上げ）出力は、設定
される初期値によって周期が変化することになる。これ
は入力電圧によって発振周波数が変化するＶＣＯに相当
する機愉である。

可変進数カウンタ２４の初期値はアップダウンカウンタ
２３のカウント値により設定する。アップダウンカウン
タ２３のカウント値は、検出回路２１で入力信号ｆ、い
と帰還信号ｆ１とを比較してパルスエツジの前後および
時間差を検出し、その検出値に応じた数のアップパルス
またはダウンパルスを回路２２で作成して、そのアップ
パルスまたはダウンパルスの数によって変化させるので
ある。これによって入力信号ｆ１．．と帰還信号ｆ１に
差がある場合にそれをなくす方向に可変進数カウンタ２
４の出力周波数が変化する。可変進数カウンタ２４の出
力信号は分周回路を含む帰還回路２５で分周されて帰還
信号ｆ１となる。

〔実施例〕

以下、本発明の実施例を図面を参照して詳細に説明する
。

図−２は本発明の一実施例を示す。

符号３１はエツジコンパレータで、これは外部からの入
力信号ｆ１．．と出力側からの帰還信号ｆ、との立」−
りエツジ（立下りエツジでも可）を比較する回路である
。ｆｌの立上りエツジがｆ８．、の立上りエツジより早
い場合にはエツジコンパレータ３１の出力ＣＭＰはＩ（
（ＨＩＧＨ）となり、ｆｌの立上りエツジがｆ　ｉｈの
立上りエツジより遅い場合には同出力ＣＭＰはＬ　（Ｌ
ＤＩＩＩ）となる　（ＨとＬはこの逆でも可）３２はア
ップダウン制御回路であり、これは後述する第一のアッ
プダウン時および第二のアップダラン時に、アップパル
ス、ダウンパルスの発生を制御する回路である。

２３はアップダウンカウンタで、アップダウン制御回路
３２からのアップパルスまたはダウンパルスによりカウ
ント値がアップダウンされ、第一のアップダウンで発生
したパルス数と第二のアップダウンで発生したパルス数
の差によってカウント値が上下するカウンタである。こ
のカウンタのカウント値により出力信号の周波数および
位相が決定される。

３３はレジスタで、アップダウンカウンタ２３のテ゛−
タを一時保持するためのものである。後述する制御シフ
トレジスタ３７の最終段イ」近で取り出した制御信号Ｓ
ＢＴにより制御される。

２４は可変進数カウンタで、これはレジスタ３３の値に
より設定される初期値（最終値でも可）によって進数が
変化し、キャリ出力の周波数が変化するカウンタである
。このカウンタはｆ　ｉｎの２Ｎ倍の周波数の出力信号
を発生ずる。具体的な回路は後述する。

２６は任意分周回路で、可変進数カウンタ２４の出力２
Ｎｆ＋−を任意に分周して、必要とする周波数の出力信
号ｆ。Ｕを作るものである。

３４は第一の１／Ｎ分周回路で、これは可変進数カウン
タ２４のキャリ出力　（ダウンカウンタの場合はボロー
出力）の周波数を１／Ｎに分周する回路であり、同期状
態のときはｆ＋ｎの２倍の周波数を出力する。

３５は立上り検出回路で、第一の１／Ｎ分周回路３４の
立上りを検出して１クロック幅のパルスを発生する回路
である。

３６は制御シフトレジスタで、ここでは立上り検出回路
３５から入力された信号が次々と次段にシフトされる。

この制御シフトレジスタ３６の途中から各制御信号を取
り出す。タロツクには１／Ｎ　ＣＬＫを用いる。このシ
フトレジスタの段数は１回のアップダウンで補正する最
大のパルス数をＭ個とすると４Ｍ段以上必要である。

３７は第一の１／２分周回路で、制御シフトレジスタ３
６の初段付近で取り出したパルス信号を１／２に分周す
る。その出力はｆｌとなり、帰還信号としてエツジコン
パレータ３１に加えられる。

３８は第二の１７２分周回路で、第一の１７２分周回路
３７の出力ｆ１をさらに１／２に分周して出力ｆ２を得
る。このｆ２のＨ，Ｌにより第一のアップダウン制御と
第二のアップダウン制御を切り分ける。

３９は入力信号ｆ、。と帰還信号ｆ１の排他的論理和を
とる回路である。

４１はデータシフトレジスタで、ここにはｆ　ｌｎとｆ
ｌの排他的論理和つまり差信号がデータとして入力され
る。このシフトレジスタ４１の出力［！ＤＡＴＡがアッ
プダウン制御回路３２に加えられ、この８０八Ｔ八と１
／２Ｎ　ＣＬＫによりアップダウンパルスが作られる。

１回の了ツブダウンで補正する最大のパルス数をＭ個と
すると、このシフトレジスタ４１の段数は２×Ｍ段とな
る。このシフトレジスタ４１のクロックは１／Ｎ　ＣＬ
Ｋを用いる。

４２は±１補正回路で、この回路の出力は１個のパルス
であり、それがアップダウン制御回路３２を通ってアッ
プダウンカウンタ２３に力■えられ、カウント値を＋１
または−１だけ補正する。この回路は帰還信号ｆ、の位
相を制御するためのものである。

４３は禁止回路で、ｆ８．、とｆｌのエツジ差が１クロ
ック以内で、データシフトレジスタ４１にデータがない
時、この禁止回路が働き、±１補正回路４２の動作を禁
止する。

４４は第二の１／Ｎ分周回路で、外部人力クロックを［
ＬＫとすると、これを１／Ｎに分周して１／Ｎ　ＣＬＫ
を作る。この１／Ｎ　ＣＬＫは、立上り検出回路３５、
制御シフトレジスタ３６、データシフトレジスタ４１の
クロックとして用いる。

４５は第三の１７２分周回路で、第二の１／Ｎ分周回路
４４の出力を１７２に分周して１／２Ｎ　ＣＬにを作る
。この１／２Ｎ　ＣＬＫはアップダウン制御回路３２に
加えられ、アップダウンカウンタ２３のアップパルス、
ダウンパルスを発生させるのに使われる。

以上が本発明の一実施例に係るディジタルＰＬＬ回路の
全体構成であるが、次にこれに使用される主要な回路の
詳細を説明する。

まずエツジコンパレータ３１の詳細は次のとおりである
。エツジコンパレータ３１には図−３に示すようなエツ
ジ優先回路５１を用いるとよい。このエツジ優先回路５
１は、Ｒ３−ＦＦ　（フリップフロップ）を２段縦続接
続することにより構成される。Ｆｌは１段目のＲ３−Ｐ
Ｉ’　、その出力が０１、信、Ｆ２は２段目のＲ８−暉
、その出力が０２．０２である。

図−４にこのエツジ優先回路５１の人力Ａ、Ｂと出力Ｐ
Ａ、　ＰＢのタイムチャートを示す。同図（ａ）に示す
ようにへの立上りエツジがＢの立上りエツジより早い場
合には、ＰＡが八と同じタイミングで立ち上がる。この
場合ＰＢはＬのままである。反対に同図（ｂ）に示すよ
うにＡの立上りエツジがＢの立上りエツジより遅い場合
には、ＰＢがＢと同じタイミングで立ち上がる。この場
合ＰＡはＬのままである。

このように立上りエツジの早い方の出力がＰＡ、　ＰＢ
に現れる。

図−５は以上のようなエツジ優先回路５１を利用したエ
ツジコンパレータ３１を示す。Ｆ３はＬＳ７４等のフリ
ップフロップである。

図−６にそのエツジコンパレータ３１の入出力のタイム
チャートを示す。これから分かるようにエツジコンパレ
ータ３１は、あるエツジ判定点での判定状態を次のエツ
ジ判定点まで保持するようになっている。

次にアップダウン制御回路３２の詳細を説明する。

この回路３２は表−１のような機能を有するものである
。

このような機能をもつアップダウン制御回路３２の具体
的な回路を図−７に示す。

図−７には±１補正回路４２の詳細も併せて示しである
。±１補正回路４２は表−２のような機能を持つもので
ある。

次に可変進数カウンタ２４の詳細は図−８または図−９
のとおりである。図−８の可変進数カウンタ２４は初期
値を可変とするものであり、標準ＩＣのＬＳＩ６１等を
用いて構成する。初期値はこのＩＣのＡ、Ｂ、Ｃ，Ｄ入
力にディジタル信号を加えることにより設定する。Ａが
ＬＳＤ　ＸＤがＭＳＢである。この初期値を変更するこ
とにより、この回路では２進カウンタから１６進カウン
タまで自由に変更できる。

出力はこのＩＣのキャリ出力を用いる。

図−９の可変進数カウンタ２４は初期値と最終値を共に
可変とするものであり、図−８と同様、標ｉ￥ｉｌｃの
ＬＳＩ６１等を用いて構成する。初期値はこのＩＣのＡ
、ＢＸＣ，Ｄ　（ＡがＬＳＢ　、ＳＤがＭＳＢ　）にデ
ィジタル信号を加えることにより設定し、最終値は八Ｂ
、ＢＥ、　Ｃ８、ＤＥ　（ＡＢがＬＳＢ　、　０日がＭ
ＳＢ）　＋ごテ′イジタル信号を加えることにより設定
する。この回路も２進カウンタから１６進カウンタまで
自由に変更できる。出力信号は４　ＮＡＮＤ出力を用い
る。

以上が回路構成の説明であり、次にこのディジタルＰＬ
Ｌ回路の動作を説明する。

図−１０（ａ）（ｂ）はアップパルス、ダウンパルスの
発生のタイムチャートを示す。同図（ａ）に示すように
ｆｌの立上りエツジがｆｌ、、の立上りエツジより遅い
場合には、エツジコンパレータ３１の出力ＣＭＰはＬと
なり、これがアップダウン制御回路３２に入力される。

一方、排他的論理和回路３９の出力はＢＸＯＲのように
なり、これがデータシフトレジスタ４１でシフトされて
ＢＤＡＴ八となり、アップダウン制御回路３２に人力さ
れる。さらにアップダウン制御回路３２にはＦ２と１／
２Ｎ　ＣＬＫが入力されているから、この時ｆ２がＨに
なっているものとすれば、表−１の定義からアップダウ
ン制御回路３２はＢＤ八へＡがト■の間だけダウンパル
スを発生する。図示してないがｆ２がＬのときはアップ
パルスを発生する。

逆に同図ら）に示すようにｆｌの立上りエツジがｆｌ、
、の立上りエツジより早い場合には、エツジコンパレー
タ３１の出力ＣＭＰはＩ」となる。一方、排他的論理和
回路３９の出力はＢＸＯＲのようになり、これがシフト
されてＢＤＡＴＡとなる。この時ｆ２がＩ」になってい
るものとすれば、表−１の定義からアップダウン制御回
路３２はＢＤＡＴＡが■１の間だけアップパルスを発生
ずる。図示してないがｆ２がＬのときはダウンパルスを
発生ずる。

以上のようにして作られるアップパルス、ダウンパルス
によってアップダウンカウンタ２３のカウント値が上下
する。

ところで、入力信号ｆｉｎと、帰還信号ｆ、と、ｆｌを
１７２分周した信号ｆ２との関係は図−１１のようにな
っている。ｆｉｎの立上り、立下りに幅があるように示
しであるのはｆいの周波数および位相が変化することを
表す。ｆ、、ｆ２はその変化に追従する。ｆ２はｆｌの
２倍の周期となっておす、アップパルスまたはダウンパ
ルスの発生（これをアップダウンという）は、ｆ２の立
上りの時点と立下りの時点で行う。立」ユリ時のアップ
ダウンを第一のアップダウン、立下り時のアップダウン
を第二のアップダウンという（この逆でも可）。

図−１２に第一のアップダウンおよび第二のアップダウ
ンにおけるアップダウン制御のタイムチャートを示す。

■は、第一のアップダウンでｆｌ、、よりｆｌのエツジ
が早く、第二のアップダウンでｆｌ、、よりｆの遅い場
合で、この場合は両方でアップパルスを発生させる。

■は、第一のアップダウン、第二のアップダウンともｆ
ｉｎよりｆｌのエツジが早い場合で、この場合は第一の
アップダウンでアップパルスを発生させ、第二のアップ
ダウンでダウンパルスを発生させる。

■は、第一のアップダウン、第二のアップダウンともｆ
ｏ、、よりｆｌのエツジが遅い場合で、この場合は第一
のアップダウンでダウンパルスを発生させ、第二のアッ
プダウンでアップパルスを発生させる。

■は、第一のアップダウンでｆｉｎよりｆ、のエツジが
遅く、第二のアップダウンでｆ８．、よりｆの早い場合
で、この場合は両方でダウンパルスを発生させる。

これらをまとめたものが前記表−１である。

第一のアップダウンおよび第二のアップダウンが１回ず
つ実行されると、第一のアップダウンで抽出したパルス
数と第二のアップダウンで抽出したパルス数の差だけア
ップダウンカウンタ２３のカウント値が修正され、その
値がアップダウンカウンタ２３に残るから、その値を制
御シフトレジスタ３６からのＳＢＴ信号によってレジス
タ３３にセットする。このレジスタ３３の値が可変進数
カウンタ２４の初期値となる。可変進数カウンタ２４は
その初期値の変化によって進数が変化し、出力の周波数
が変化する。この可変進数カウンタ２４の出力を１７２
Ｎに分周したものを帰還信号ｆ、として用いる。

一つの例としてｆｌの周期がｆｉｎより長い場合のタイ
ムチャートを図−１３に示す。この場合、第のアップダ
ウン時には、ｆ、の立上りがｆ　、ｎより早いためＣＭ
ＰはＨとなり、またｆｌとｆｉｎの差ＥＸＯＲよりＢＤ
ＡＴＡＩが得られる。このとき例えばアップパルスが３
個発生したものとする。次に第二のアップダウン時には
、ｆｌの立上りがｆ　ｉｎより遅いためＣＭＰはＬとな
り、同様にしてｆｌとｆｌ、、の差に応じたＢＤＡＴＡ
２が得られる。このとき例えばアップパルスが２個発生
したものとする。

そうするとアップダウンカウンタ２３のカラントイ直は
３＋２＝５アツプすることになる。＋５アツプする前の
カウント値はすでにレジスタ３３に転送され、それが可
変進数カウンタ２４の初期値になっているのであるから
、次のＳＥＴの時点では前より５カウント多い値がレジ
スタ３３にセットされ、それが可変進数カウンタ２４の
初期値となる。このため可変進数カウンタ２４の進数は
小さくなり、その出力周波数は高くなり、ｆｌの周期は
短くなる。

このようにしてｆｌの周期がｆｏ、、に近づくことにな
る。アップダウンに使用する周波数を１／２Ｎ　ＣＬＫ
にしておくと、次の回のｆｌの周期はｆいと全く同じ（
ズレが１タロツク以内）になる。

しかしこれだけでは、ｆｌとｆｉｎの周波数（周期）は
同一にできても、位相を一致させることができない。こ
の位相を一致させる働きをするのが±１補正回路４２で
ある。

位相のズレは図−１４のように３通りに分類できる。■
のようにｆｌ、、よりｆｌのエツジが前の場合は、ｆｌ
のエツジを後にずらすため±１補正回路４２で一１カウ
ントの補正をする。またＨのようにｆ４．、とｆｌのエ
ツジが１クロック以内の場合は禁止回路４３が働いて０
カウントの補正をする（補正しない）。さらに■のよう
にｆｉｎよりｆｌのエツジが後の場合は、ｆｌのエツジ
を前にずらすため＋１カウントの補正をする。これをま
とめたものが前記表−２である。

以上のようにしてｆｌの周期および位相を制御すること
により全ディジタル式のＰＬＬ回路を構成することがで
きる。

このディジタルＰＬＬ回路の同期周波数範囲は次のとお
りである。

■　最低周波数ｆ　１ｎ　ＨＩＮ ｆｃ ｆ　Ｉｎ　　ＷＩＮ ＸＮＸ５ ここで、ｆｃ　　−外部人力クロック周波数Ｎ　二分周
の数 Ｓ　：可変進数カウンタの最大進数 である。例えばｆ。−１，０Ｍ）Ｉｚ　、　Ｎ　＝　８
．５＝２５６とすると、 ２　Ｘ　８　Ｘ２５６ となる。

■　最大周波数ｆ　ｉｎ　ＩＩＡＭ ｃ ｆ　ｉｎ　　ｆｌＡＸ ＸＮＸＭ ここで、Ｍ：１回のアップダウンで補正する最大アップ
ダウンパルス数 である。例えばｆ。−１０ＭＨｚ　ＸＮ＝　８、Ｍ＝８
とすると、 １０×１０６ となる。

つまり約８倍の周波数可変範囲が得られることがわかる
。

〔発明の効果〕

以上説明したように本発明によれば、すべての信号処理
をディジタル回路で行えるためＰＬＬ回路のＩＣ化が可
能となり、信頼性向上、コスト低減を図ることができる
と共に、ディジタルＰＬＬ回路でありながら出力信号の
周波数を広範囲になめらかに変えられるという顕著な効
果がある。

【図面の簡単な説明】

図−１は本発明に係るディジタルＰＬＬ回路の基本構成
を示す回路ブロック図、図−２は本発明に係るディジタ
ルＰ　Ｌ　Ｌ回路の一実施例を示す回路ブロック図、図
−３はエツジ優先回路を示す回路図、図−４（ａ）　（
ｂ）は同回路の動作を示すタイムチャート、図−５は図
−３のエツジ優先回路を使用したエツジコンパレータを
示ず回路図、図−６は同コンパレータの動作を示すタイ
ムチャート、図７はアップダウン制御回路と±１補正回
路の詳細を示す回路図、図−８および図−９はそれぞれ
可変進数カウンタの詳細を示す回路図、図−１０（ａ）
は第一のアップダウンにおけるダウンパルス発生のタイ
ムチャート、同図ら）は第一のアップダウンにおけるア
ップパルス発生のタイムチャート、図１１は第一のアッ
プダウンと第二のアップダウンの時期を示すタイムチャ
ート、図−１２は第一のアップダウンおよび第二のアッ
プダウンにおけるアップダウンの態様を示すタイムチャ
ート、図−１３はアップダウンカウンタのカウント値修
正のタイムチャート、図−１４はｆｌ、、とｆｌの位相
のズレの態様を示すタイムチャート、図−１５はアナロ
グ回路を含む従来のＰＬＬ回路を示す回路ブロック図、
図−１６は従来のディジタルＰＬＬ回路を示す回路ブロ
ック図である。 ２１：パルスエツジの前後・時間差検出回路２２ニアツ
ブパルス・ダウンパルス発生回路２３ニアツブダウンカ
ウンタ ２４：可変進数カウンタ ２５：帰還回路 ２６：任意分周回路

Claims (1)

【特許請求の範囲】
1. １、外部からの入力信号と出力側からの帰還信号とを比
   較してパルスエッジの前後および時間差を検出する回路
   と、その検出値に応じた数のアップパルスまたはダウン
   パルスを発生する回路と、そのアップパルスまたはダウ
   ンパルスの数によってカウント値が上下するアップダウ
   ンカウンタと、そのアップダウンカウンタのカウント値
   によって初期値または最終値が設定される可変進数カウ
   ンタと、この可変進数カウンタのキャリ出力またはボロ
   ー出力から前記帰還信号を作成する回路とを備え、前記
   可変進数カウンタのキャリ出力またはボロー出力から出
   力信号を得ることを特徴とするディジタルＰＬＬ回路。