JPH0472818A - 直並列型アナログ・デジタル変換器 - Google Patents
直並列型アナログ・デジタル変換器Info
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- JPH0472818A JPH0472818A JP2186397A JP18639790A JPH0472818A JP H0472818 A JPH0472818 A JP H0472818A JP 2186397 A JP2186397 A JP 2186397A JP 18639790 A JP18639790 A JP 18639790A JP H0472818 A JPH0472818 A JP H0472818A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、 直並列型アナログ・デジタル変換器に関す
るものである。
るものである。
従来の技術
第８図に代表的な従来の直並列型Ａ／Ｄ変換器を示す。
アナログ入力信号２は上位Ａ／Ｄ変換回路１３において
粗く上位Ａ／Ｄ変換が行なわれ 上位Ａ／Ｄ変換変換子
カフ生ずる。更に この上位Ａ／Ｄ変換出力はＤ／Ａ変
挽回路１４でＤ／Ａ変換されてアナログ電圧に戻され
減算器１５でアナログ入力信号２七このＤ／Ａ変換の出
力間の減算と増幅が行なわれ この減算増幅出力は下位
のＡ／Ｄ変換回路１６で更に細かく下位Ａ／Ｄ変換か行
なわれ 下位Ａ／Ｄ変換出力１２を得る。
粗く上位Ａ／Ｄ変換が行なわれ 上位Ａ／Ｄ変換変換子
カフ生ずる。更に この上位Ａ／Ｄ変換出力はＤ／Ａ変
挽回路１４でＤ／Ａ変換されてアナログ電圧に戻され
減算器１５でアナログ入力信号２七このＤ／Ａ変換の出
力間の減算と増幅が行なわれ この減算増幅出力は下位
のＡ／Ｄ変換回路１６で更に細かく下位Ａ／Ｄ変換か行
なわれ 下位Ａ／Ｄ変換出力１２を得る。
このような直並列型Ａ／Ｄ変換器は従来用いられてきた
並列型Ａ／Ｄ変換器に比べて回路規模が極めて小さくな
るという利点がある。例えば分解能１０ビツトの構成に
おいて比較器の数が１６分の１と極めて少なく大幅な低
消費電力化と低デツプサイズ化を図ることができる。
並列型Ａ／Ｄ変換器に比べて回路規模が極めて小さくな
るという利点がある。例えば分解能１０ビツトの構成に
おいて比較器の数が１６分の１と極めて少なく大幅な低
消費電力化と低デツプサイズ化を図ることができる。
発明が解決しようとする課題
しかしながらこのような従来の直並列型Ａ／Ｄ変換器に
おいては減算器１５の利得やオフセット電圧を下位Ａ／
Ｄ変換回路１６のフルスケール電圧やオフセット電圧と
正確に合わせ込む必要があることや、同様に内部のＤ／
Ａ変換回路１４のフルスケール電圧やオフセット電圧を
合わせ込む必要があるため調整箇所か多く、変換精度の
安定性を欠いており、特にモノリシック化が困難である
。
おいては減算器１５の利得やオフセット電圧を下位Ａ／
Ｄ変換回路１６のフルスケール電圧やオフセット電圧と
正確に合わせ込む必要があることや、同様に内部のＤ／
Ａ変換回路１４のフルスケール電圧やオフセット電圧を
合わせ込む必要があるため調整箇所か多く、変換精度の
安定性を欠いており、特にモノリシック化が困難である
。
第９図を用いてこのような従来の直並列型Ａ／Ｄ変換器
のＤＣ精度を満足するための困難さについてより具体的
に説明する。
のＤＣ精度を満足するための困難さについてより具体的
に説明する。
第９図は、 第８図に示した直並列型Ａ／Ｄ変換器の各
部の電圧関係を示している。
部の電圧関係を示している。
第１に必要な電圧精度は上位Ａ／Ｄ変換回路の参照電圧
とＤ／Ａ変換回路の出力電圧間の相対精度である。変換
の原理からアナログ入力信号Ｖｉｎが上位Ａ／Ｄ変換回
路の参照電圧Ｖｒ、ｉよりも大きく■ｒ、ｉ＋１よりも
小さい時、Ｄ／Ａ変挽回路の出力はＶｄ、ｉを発生する
と仮定すると、この二つの電圧の誤差△Ｖｏ、ｉ （−
Ｖｄ、１−Ｖｒ、ｉ）は通常コノ直並列型Ａ／Ｄ変換器
の最終精度を満足する必要があり、例えば１０ビット粘
度のＡ／Ｄ変換器の場合この電圧誤差△■ｏ、ｉはＤ／
Ａ変換回路の出力のフルスケール電圧に対し０．０５％
の精度を必要とする。このような精度は何らかの電圧調
整手段が無ければ実現が困難で、 しかも上位Ａ、／Ｄ
変換回路の参照電圧は外部信号により可変できることが
望ましいた八たとえある条件で満足しても外部信号によ
り参照電圧を変化させる場合この信号に追随して精度を
確保するのはより困難である。
とＤ／Ａ変換回路の出力電圧間の相対精度である。変換
の原理からアナログ入力信号Ｖｉｎが上位Ａ／Ｄ変換回
路の参照電圧Ｖｒ、ｉよりも大きく■ｒ、ｉ＋１よりも
小さい時、Ｄ／Ａ変挽回路の出力はＶｄ、ｉを発生する
と仮定すると、この二つの電圧の誤差△Ｖｏ、ｉ （−
Ｖｄ、１−Ｖｒ、ｉ）は通常コノ直並列型Ａ／Ｄ変換器
の最終精度を満足する必要があり、例えば１０ビット粘
度のＡ／Ｄ変換器の場合この電圧誤差△■ｏ、ｉはＤ／
Ａ変換回路の出力のフルスケール電圧に対し０．０５％
の精度を必要とする。このような精度は何らかの電圧調
整手段が無ければ実現が困難で、 しかも上位Ａ、／Ｄ
変換回路の参照電圧は外部信号により可変できることが
望ましいた八たとえある条件で満足しても外部信号によ
り参照電圧を変化させる場合この信号に追随して精度を
確保するのはより困難である。
第２に必要な電圧精度はＤ／Ａ変換回路の出力電圧の単
位電圧に減算器の利得を乗じた電圧と、下位Ａ／Ｄ変換
回路の参照電圧間の相対精度である。
位電圧に減算器の利得を乗じた電圧と、下位Ａ／Ｄ変換
回路の参照電圧間の相対精度である。
いま減算器の利得をに、Ｄ／Ａ変換回路の出力電圧の単
位電圧をＶｕ （＝ Ｖｄ、ｉ＋１−Ｖｃｌ、ｉ）、下
位Ａ／Ｄ変換回路の参照電圧のフルスケール電圧をｖｆ
Ｓとすると、この二つの電圧間の誤差Δ■０２（二■ｆ
ｓ−Ｖｕ）は少なくとも下位Ａ／Ｄ変換回路の分解能に
見合う精度でなければならず、例えば下位Ａ／Ｄ変換回
路が５ビツトの分解能の場合ΔＶｏ２は下位Ａ／Ｄ変換
回路のフルスケール電圧Ｖｆｓに対し１．５％以内に設
定する必要がある。これはＤ／Ａ変換回路の出力電圧の
単位電圧Ｖｕ、 減算器の利得Ｋ、下位Ａ／Ｄ変換回
路のフルスケール電圧Ｖｆｓの３個の変数を合わせる必
要があり必ずしも容易ではない。
位電圧をＶｕ （＝ Ｖｄ、ｉ＋１−Ｖｃｌ、ｉ）、下
位Ａ／Ｄ変換回路の参照電圧のフルスケール電圧をｖｆ
Ｓとすると、この二つの電圧間の誤差Δ■０２（二■ｆ
ｓ−Ｖｕ）は少なくとも下位Ａ／Ｄ変換回路の分解能に
見合う精度でなければならず、例えば下位Ａ／Ｄ変換回
路が５ビツトの分解能の場合ΔＶｏ２は下位Ａ／Ｄ変換
回路のフルスケール電圧Ｖｆｓに対し１．５％以内に設
定する必要がある。これはＤ／Ａ変換回路の出力電圧の
単位電圧Ｖｕ、 減算器の利得Ｋ、下位Ａ／Ｄ変換回
路のフルスケール電圧Ｖｆｓの３個の変数を合わせる必
要があり必ずしも容易ではない。
その［ｋ 減算器のオフセット電圧も直並列型Ａ／Ｄ
変換器の最終精度を満足する必要がある。
変換器の最終精度を満足する必要がある。
次にＡＣ的な精度を満足する必要があるので、このこと
を第１０図を用いて簡単に説明する。第１Ｏ図は下位Ａ
／Ｄ変換回路の入力電圧の過渡応答を示している。入力
端子は時間の経過に従いある一定電圧範囲に収まってい
く力丈 一定のセトリング時間が必要で、特に減算器は
大量の負帰還がかかった演算増幅器なので位相特性が悪
く、セトリング時間が長くなりやすい。このため直並列
型Ａ／Ｄ変換器の変換速度が遅くなる（１ 場合によ
っては発振をひき起こ机 更に下位Ａ／Ｄ変換回路から
漏れてくるシステムノイズなどのノイズが混入し変換精
度を劣化させ高速高精度変換を困難にしていれ 本発明（戴 かかる課題に鑑みてなされたもので、簡単
な構成でモノリシックＩＣ化に適した高速高精度の直並
列型Ａ／Ｄ変換器を提供することを目的としている。
を第１０図を用いて簡単に説明する。第１Ｏ図は下位Ａ
／Ｄ変換回路の入力電圧の過渡応答を示している。入力
端子は時間の経過に従いある一定電圧範囲に収まってい
く力丈 一定のセトリング時間が必要で、特に減算器は
大量の負帰還がかかった演算増幅器なので位相特性が悪
く、セトリング時間が長くなりやすい。このため直並列
型Ａ／Ｄ変換器の変換速度が遅くなる（１ 場合によ
っては発振をひき起こ机 更に下位Ａ／Ｄ変換回路から
漏れてくるシステムノイズなどのノイズが混入し変換精
度を劣化させ高速高精度変換を困難にしていれ 本発明（戴 かかる課題に鑑みてなされたもので、簡単
な構成でモノリシックＩＣ化に適した高速高精度の直並
列型Ａ／Ｄ変換器を提供することを目的としている。
課題を解決するための手段
本発明は 複数の参照電圧を発生ずる参照電圧発生手段
と、一方の入力端には共通にアナログ入力信号力（他方
の入力端には各々の参照電圧が入力されており、入力端
間の電位差を出力電流に変換する、参照電圧の大きさ順
に番号を付けられた複数の差動変換回路（但し 比較極
性は、 偶数番号の差動変換回路と奇数番号の差動変換
回路で、逆である）からなる差動変換回路列と、前記差
動変換回路の出力電流の負荷となる負荷抵抗列と、アナ
ログ入力信号と参照電圧を直接もしくは間接に比較して
上位の変換を行なう上位Ａ／Ｄ変換回路と、これら複数
の出力電流のうち特定の連続した番号を付された複数個
の差動変換回路の出力電流を選択する第１の選択手段と
、選択された出力電流をスイッチして前記負荷抵抗列に
供給する第１のスイッチ手段と、前記負荷抵抗列に発生
した電圧のうちの特定の出力電圧を選択する第２の選択
手段と、選択された出力電圧をスイッチして次段に送る
第２のスイッチ手段と、前記負荷抵抗列の出力電圧間を
分圧する電圧分圧手段と、前記電圧分圧手段により分圧
された電圧と前記第２の選択手段により選択された電圧
を比較して下位のＡ／Ｄ変換を行う下位Ａ／Ｄ変換回路
とを有する直並列型Ａ／Ｄ変換器である。
と、一方の入力端には共通にアナログ入力信号力（他方
の入力端には各々の参照電圧が入力されており、入力端
間の電位差を出力電流に変換する、参照電圧の大きさ順
に番号を付けられた複数の差動変換回路（但し 比較極
性は、 偶数番号の差動変換回路と奇数番号の差動変換
回路で、逆である）からなる差動変換回路列と、前記差
動変換回路の出力電流の負荷となる負荷抵抗列と、アナ
ログ入力信号と参照電圧を直接もしくは間接に比較して
上位の変換を行なう上位Ａ／Ｄ変換回路と、これら複数
の出力電流のうち特定の連続した番号を付された複数個
の差動変換回路の出力電流を選択する第１の選択手段と
、選択された出力電流をスイッチして前記負荷抵抗列に
供給する第１のスイッチ手段と、前記負荷抵抗列に発生
した電圧のうちの特定の出力電圧を選択する第２の選択
手段と、選択された出力電圧をスイッチして次段に送る
第２のスイッチ手段と、前記負荷抵抗列の出力電圧間を
分圧する電圧分圧手段と、前記電圧分圧手段により分圧
された電圧と前記第２の選択手段により選択された電圧
を比較して下位のＡ／Ｄ変換を行う下位Ａ／Ｄ変換回路
とを有する直並列型Ａ／Ｄ変換器である。
作用
本発明において上位のＡ／Ｄ変換は、 従来例と同様に
行なわれる。しかしながらＤ／Ａ変換回路と減算器は設
けずミ 一方の入力端には共通にアナログ入力信号が他
方の入力端には各々の参照電圧が入力され 一方の入力
端と他方の入力端の電位差を出力電流に変換する、参照
電圧の大きさ順に番号を付けられた複数の差動変換回路
（但し 比較極性ｃＬ 偶数番号の差動変換回路と奇
数番号の差動変換回路で、逆である）からなる差動変換
回路列を設けることにより、アナログ入力信号と各々の
参照電圧の減算および差動増幅を行し＼ これら複数の
出力電流のうち特定の出力電流を選択する選択手段と、
選択された出力電流をスイッチして負荷抵抗に供給する
スイッチ手段を備えることにより下位のＡ／Ｄ変換に必
要な電圧を生成する。さら凶 負荷抵抗に発生した電圧
のうちの特定の出力電圧を選択する選択手段により選択
された出力電圧と、負荷抵抗列の出力電圧との間を分圧
する電圧分圧手段により分圧された電圧を比較して下位
のＡ／Ｄ変換を行なうことによって、下位のＡ／Ｄ変換
のための特別な参照電圧を不要にし 差動変換回路の利
得精度が変換精度に与える影響をなくしている。また差
動変換回路は演算増幅器のような負帰還型の回路でなく
とも差動増幅回路のような非負帰還型の回路で十分なた
め無調整で非常に安定かつ高速な直並列型Ａ／Ｄ変換器
を実現できる。
行なわれる。しかしながらＤ／Ａ変換回路と減算器は設
けずミ 一方の入力端には共通にアナログ入力信号が他
方の入力端には各々の参照電圧が入力され 一方の入力
端と他方の入力端の電位差を出力電流に変換する、参照
電圧の大きさ順に番号を付けられた複数の差動変換回路
（但し 比較極性ｃＬ 偶数番号の差動変換回路と奇
数番号の差動変換回路で、逆である）からなる差動変換
回路列を設けることにより、アナログ入力信号と各々の
参照電圧の減算および差動増幅を行し＼ これら複数の
出力電流のうち特定の出力電流を選択する選択手段と、
選択された出力電流をスイッチして負荷抵抗に供給する
スイッチ手段を備えることにより下位のＡ／Ｄ変換に必
要な電圧を生成する。さら凶 負荷抵抗に発生した電圧
のうちの特定の出力電圧を選択する選択手段により選択
された出力電圧と、負荷抵抗列の出力電圧との間を分圧
する電圧分圧手段により分圧された電圧を比較して下位
のＡ／Ｄ変換を行なうことによって、下位のＡ／Ｄ変換
のための特別な参照電圧を不要にし 差動変換回路の利
得精度が変換精度に与える影響をなくしている。また差
動変換回路は演算増幅器のような負帰還型の回路でなく
とも差動増幅回路のような非負帰還型の回路で十分なた
め無調整で非常に安定かつ高速な直並列型Ａ／Ｄ変換器
を実現できる。
実施例
本発明第１の実施例における直並列型Ａ／Ｄ変換器の回
路図を第１図に示１鬼 一方の入力端と他方の入力端の電位差を出力電流に変換
する複数の差動変換回路からなる差動変換回路列１の一
方の入力端には共通にアナログ入力信号２が入力され
他方の入力端には参照電圧発生手段を構成する基準電圧
３の電圧を基準抵抗４で分圧することにより発生させた
各々の参照電圧が入力されている。上位比較器列５を有
し 各々の比較器の一方の入力端には基準抵抗４の各々
の分圧点の電圧力丈 他方の入力端には共通にアナログ
入力信号２が入力され その比較出力は上位論理回路６
に入力され上位論理回路６の出力が確定するととも？Ｑ
複数の出力電流のうち特定の出力電流を選択する信
号を第１のスイッチ手段７に与えることにより負荷抵抗
列８に電圧が発生する。
路図を第１図に示１鬼 一方の入力端と他方の入力端の電位差を出力電流に変換
する複数の差動変換回路からなる差動変換回路列１の一
方の入力端には共通にアナログ入力信号２が入力され
他方の入力端には参照電圧発生手段を構成する基準電圧
３の電圧を基準抵抗４で分圧することにより発生させた
各々の参照電圧が入力されている。上位比較器列５を有
し 各々の比較器の一方の入力端には基準抵抗４の各々
の分圧点の電圧力丈 他方の入力端には共通にアナログ
入力信号２が入力され その比較出力は上位論理回路６
に入力され上位論理回路６の出力が確定するととも？Ｑ
複数の出力電流のうち特定の出力電流を選択する信
号を第１のスイッチ手段７に与えることにより負荷抵抗
列８に電圧が発生する。
発生した電圧は電圧分圧手段１ｏに送られ ここで分圧
される。下位比較器列１２を構成する各々の比較器（瓜
分圧された電圧と、分圧された電圧のうちの特定の電
圧を選択する第２の選択手段をその一部分として含む上
位論理回路６の出力によりスイッチされる第２のスイッ
チ手段１１の出力電圧を比較しその比較出力は下位論理
回路１３に入力され下位論理回路１３の出力が確定する
。上位論理回路６及び下位論理回路１３の確定した出力
を加算器１４において加算することにより、Ａ／Ｄ変換
出力１５を得る。
される。下位比較器列１２を構成する各々の比較器（瓜
分圧された電圧と、分圧された電圧のうちの特定の電
圧を選択する第２の選択手段をその一部分として含む上
位論理回路６の出力によりスイッチされる第２のスイッ
チ手段１１の出力電圧を比較しその比較出力は下位論理
回路１３に入力され下位論理回路１３の出力が確定する
。上位論理回路６及び下位論理回路１３の確定した出力
を加算器１４において加算することにより、Ａ／Ｄ変換
出力１５を得る。
次に第２は 第３図を用いて、本発明の第１の実施例の
動作を詳細に説明する。
動作を詳細に説明する。
第２図はアナログ入力信号Ｖｓに対する（ａ）各差動変
換回路ＡＯ，Ａ４． ・・・、Ａ１６の出力■ａＯ，
Ｉａ４． ・・・、 Ｉａｌａ、 および、各差
動変換回路Ａ２．Ａ６． ・・・、Ａ１８の出力Ｉ
ｂ２． Ｉ ｂ６゜・・、 Ｉｂｌ＆ （ｂ）各
比較器ｃｏ−０７の比較出力、（ｃ）スイッチＳａｄ、
Ｓｃ４． − ・−、５ａ１６． Ｓｂ２、
Ｓｂ６． ・・＋、 ５ｂ１８． Ｓｃａ、Ｓｃ
ｂの選択状態を示している。
換回路ＡＯ，Ａ４． ・・・、Ａ１６の出力■ａＯ，
Ｉａ４． ・・・、 Ｉａｌａ、 および、各差
動変換回路Ａ２．Ａ６． ・・・、Ａ１８の出力Ｉ
ｂ２． Ｉ ｂ６゜・・、 Ｉｂｌ＆ （ｂ）各
比較器ｃｏ−０７の比較出力、（ｃ）スイッチＳａｄ、
Ｓｃ４． − ・−、５ａ１６． Ｓｂ２、
Ｓｂ６． ・・＋、 ５ｂ１８． Ｓｃａ、Ｓｃ
ｂの選択状態を示している。
第２図の（ａ）に示したように 各差動変換回路ＡＯ，
Ａ２． ・・ｔ、 Ａ１８ノ参照電圧をＶＯ，Ｖ２
゜・・・、Ｖｉ８とすると、各出力ＩａＯ，Ｉａ４．
・・Ｉａ１６． Ｉｂ２． Ｉｂ６． ・・＋
、 Ｉｂ１８１友 各々の参照電圧の近傍でＬ（１
−１）および（］−２）式で与えられる。
Ａ２． ・・ｔ、 Ａ１８ノ参照電圧をＶＯ，Ｖ２
゜・・・、Ｖｉ８とすると、各出力ＩａＯ，Ｉａ４．
・・Ｉａ１６． Ｉｂ２． Ｉｂ６． ・・＋
、 Ｉｂ１８１友 各々の参照電圧の近傍でＬ（１
−１）および（］−２）式で与えられる。
Ｉａｉ＝ ｇ （Ｖｓ−Ｖｉ） ＋Ｉｂ （ｉ＝
ｏ。
ｏ。
４、・・・、１６） （１−１）
Ｉｂｉ＝−ｇ （Ｖｓ−Ｖｉ） ＋Ｉｂ （ｉ＝２
゜６、・・・、１８） （１−２） ただし 上式において、ｇは差動変換回路の相互コンダ
クタンスであり、 Ｉｂはバイアス電流である。
゜６、・・・、１８） （１−２） ただし 上式において、ｇは差動変換回路の相互コンダ
クタンスであり、 Ｉｂはバイアス電流である。
第２図の（ｂ）で示した 上位比較器列５を構成する比
較器０２〜Ｃ１６の比較出力は下記の（２）式で与えら
れる。
較器０２〜Ｃ１６の比較出力は下記の（２）式で与えら
れる。
Ｃｉ＝ｓｇｎ （Ｖｓ−Ｖｉ）
（ｉ＝ ２ 、４ 、・・・、１６） （２）
ただし 上式において、ｓｇｎ関数を次のように定義し
て用いた ｓｇｎ（ｘ）＝１ ：ｘ≧Ｏ ｓｇｎ（ｘ） ＝Ｏ： ｘ＜０ （２）式から明らかに 各比較器の比較出力は入力信号
が各々の参照電圧よりも大きい時ζζ ［１］をとる。
ただし 上式において、ｓｇｎ関数を次のように定義し
て用いた ｓｇｎ（ｘ）＝１ ：ｘ≧Ｏ ｓｇｎ（ｘ） ＝Ｏ： ｘ＜０ （２）式から明らかに 各比較器の比較出力は入力信号
が各々の参照電圧よりも大きい時ζζ ［１］をとる。
そこで、これらの比較出力を論理回路６に入力ずれば
上位Ａ／Ｄ変換出力を得ることができる。
上位Ａ／Ｄ変換出力を得ることができる。
第２図の（３）ｔｉ スイッチ手段７の各スイッチの
開閉状態およびスイッチ手段１１の各スイッチの接続状
態を示している。図において［１］はＯＮ状態を、 ［
０］はＯＦＦ状態を示し また［＋］は十端子への接続
状態を、 ［−］は一端子への接続状態を示′？ｌ−０ 以上で述べたように差動変換回路はアナログ入力信号の
電圧レベルに応じて、線形な出力電流を発生し 選択的
にスイッチングされる。
開閉状態およびスイッチ手段１１の各スイッチの接続状
態を示している。図において［１］はＯＮ状態を、 ［
０］はＯＦＦ状態を示し また［＋］は十端子への接続
状態を、 ［−］は一端子への接続状態を示′？ｌ−０ 以上で述べたように差動変換回路はアナログ入力信号の
電圧レベルに応じて、線形な出力電流を発生し 選択的
にスイッチングされる。
装置 上述のようにして発生させた出力電流を用いて下
位Ａ／Ｄ変換を行なう方法について説明する。
位Ａ／Ｄ変換を行なう方法について説明する。
差動変換回路の出力電流は第１のスイッチ手段７により
負荷抵抗に導かれ電圧に変換される。
負荷抵抗に導かれ電圧に変換される。
第３図はアナログ入力信号２に対する電圧分圧手段内の
各節点の電圧を示している。この例では、下位Ａ／Ｄ変
換の分解能は３ビツトを想定し アナログ入力信号２の
電圧がＶ２とＶｓの間にある場合を示している。電圧分
圧手段としては同一抵抗を縦続接続したものを用いてい
る。選択された隣接する４つの差動変換回路の出力電流
を負荷抵抗により電圧に変換したものの間を分圧Ｌ
ＶＡＩ〜ＶＡ３およびＶＢＩ〜ＶＢ３を生成する。ＶＡ
Ｏ−ＶＡ４の増減極性およびＶＢＯ−Ｖｓ４の増減極性
はアナログ入力信号のレベルにより一意に決定される。
各節点の電圧を示している。この例では、下位Ａ／Ｄ変
換の分解能は３ビツトを想定し アナログ入力信号２の
電圧がＶ２とＶｓの間にある場合を示している。電圧分
圧手段としては同一抵抗を縦続接続したものを用いてい
る。選択された隣接する４つの差動変換回路の出力電流
を負荷抵抗により電圧に変換したものの間を分圧Ｌ
ＶＡＩ〜ＶＡ３およびＶＢＩ〜ＶＢ３を生成する。ＶＡ
Ｏ−ＶＡ４の増減極性およびＶＢＯ−Ｖｓ４の増減極性
はアナログ入力信号のレベルにより一意に決定される。
その増減極性を考慮して、全入力端子範囲にわたるＶＡ
Ｏ〜ＶＡ４およびＶＢＯ〜ＶＢ４の様子を第４図に示す
。以上のように構成ずれは」二値Ａ／Ｄ変換の最小電圧
範囲を２倍に拡大して３ビツトの下位Ａ／Ｄ変換を行な
う直並列型Ａ／Ｄ変換器を実現できる。
Ｏ〜ＶＡ４およびＶＢＯ〜ＶＢ４の様子を第４図に示す
。以上のように構成ずれは」二値Ａ／Ｄ変換の最小電圧
範囲を２倍に拡大して３ビツトの下位Ａ／Ｄ変換を行な
う直並列型Ａ／Ｄ変換器を実現できる。
な抵 第５図のように負荷抵抗列８と電圧分圧手段ＩＯ
の間にバッファ手段９を挿入した構成の場合、上記第１
図に示した方法に加えてバッファ手段９を挿入したこと
によって、負荷抵抗列８の出力電圧が電圧分圧手段１ｏ
に流れる電流の影響を受けにくくなり、第１図に示した
構成の直並列型Ａ／Ｄ変換器よりさらに高精度の直並列
型Ａ／Ｄ変換器が得られる。
の間にバッファ手段９を挿入した構成の場合、上記第１
図に示した方法に加えてバッファ手段９を挿入したこと
によって、負荷抵抗列８の出力電圧が電圧分圧手段１ｏ
に流れる電流の影響を受けにくくなり、第１図に示した
構成の直並列型Ａ／Ｄ変換器よりさらに高精度の直並列
型Ａ／Ｄ変換器が得られる。
次に 本発明第２の実施例における直並列型Ａ／Ｄ変換
器の回路図を第７図に示す。これは、 負荷抵抗の有無
以外は本発明の第１の実施例のＡ／Ｄ変換器と同じ構成
であり、第１の実施例のＡ／Ｄ変換器における負荷抵抗
による電流・電圧変換の作用が省かれたものとみなせる
。
器の回路図を第７図に示す。これは、 負荷抵抗の有無
以外は本発明の第１の実施例のＡ／Ｄ変換器と同じ構成
であり、第１の実施例のＡ／Ｄ変換器における負荷抵抗
による電流・電圧変換の作用が省かれたものとみなせる
。
次に第３の実施例について第１１図を用い説明する。第
１図及び第５図の回路では上位比較器列と下位比較器列
を各々設けていた力丈 第１１図のように第３の選択手
段により制御される第３のスイッチ手段１０４を、基準
抵抗４の分圧点および電圧分圧手段１０と比較器列１０
５の間に設ければ 比較器列を時分割で上位の変換と下
位の変換に使い分けることができるので、第１図及び第
５図に示した回路よりも比較器の数を削減Ｌ Ａ／Ｄ
変換器の回路規模を縮小することができる。な抵第３の
スイッチ手段１０４（唄 第１図の実施例における第２
のスイッチ手段１１の機能を含むものであり、また 変
換論理回路１０６は、 第１の実施例における上位論理
回路６と下位論理回路１３と加算器１４の機能とを含む
ものである。
１図及び第５図の回路では上位比較器列と下位比較器列
を各々設けていた力丈 第１１図のように第３の選択手
段により制御される第３のスイッチ手段１０４を、基準
抵抗４の分圧点および電圧分圧手段１０と比較器列１０
５の間に設ければ 比較器列を時分割で上位の変換と下
位の変換に使い分けることができるので、第１図及び第
５図に示した回路よりも比較器の数を削減Ｌ Ａ／Ｄ
変換器の回路規模を縮小することができる。な抵第３の
スイッチ手段１０４（唄 第１図の実施例における第２
のスイッチ手段１１の機能を含むものであり、また 変
換論理回路１０６は、 第１の実施例における上位論理
回路６と下位論理回路１３と加算器１４の機能とを含む
ものである。
最後に第４の実施例について第１−６：図を用いて説明
する。第１図および第５図の各回路構成において下位の
変換を行なう際（、−比較器列の各比較器の一方の入力
端は必ず電圧分圧手段である分圧用抵抗体の端部の電圧
をスイッチ手段を介して供給されている力丈 場合によ
っては端部の電圧である必要はなく、補間のための比較
器の入力電圧を複数の差動回路の出力を用いて発生する
という本発明の思想のひとつに従えば 第１２図のよう
な構成により下位の変換を行なう際に第６図に示すよう
な下位比較器の入力電圧の交差点を持つように電圧分圧
手段の各分圧点の電圧を比較器の入力として与えてもよ
い。電圧分圧手段１０の各分圧点の電圧を下位比較器の
入力とするので、第１図及び第５図の実施例における第
２のスイッチ手段１１は おのずから不要となる。
する。第１図および第５図の各回路構成において下位の
変換を行なう際（、−比較器列の各比較器の一方の入力
端は必ず電圧分圧手段である分圧用抵抗体の端部の電圧
をスイッチ手段を介して供給されている力丈 場合によ
っては端部の電圧である必要はなく、補間のための比較
器の入力電圧を複数の差動回路の出力を用いて発生する
という本発明の思想のひとつに従えば 第１２図のよう
な構成により下位の変換を行なう際に第６図に示すよう
な下位比較器の入力電圧の交差点を持つように電圧分圧
手段の各分圧点の電圧を比較器の入力として与えてもよ
い。電圧分圧手段１０の各分圧点の電圧を下位比較器の
入力とするので、第１図及び第５図の実施例における第
２のスイッチ手段１１は おのずから不要となる。
発明の効果
本発明によれは 以下のような効果が得られる。
（１）従来のようにＤ／Ａ変換回路のフルスケール電圧
と上位Ａ／Ｄ変換回路のフルスケール電圧の合わせ込み
が不要なため高精度なＡ／Ｄ変換を実現できると同時へ
合わせ込みのための回路手段が不要で構成が簡潔にな
り、また 参照電圧を外部信号により自由に可変でき便
利である。
と上位Ａ／Ｄ変換回路のフルスケール電圧の合わせ込み
が不要なため高精度なＡ／Ｄ変換を実現できると同時へ
合わせ込みのための回路手段が不要で構成が簡潔にな
り、また 参照電圧を外部信号により自由に可変でき便
利である。
（２）従来のような高精度な演算増幅器を用い槓差動変
換回路列を用いている力（隣接する差動変換回路間の相
対利得精度は必要であるが絶対精度は不要である。この
ため差動変換回路は、 演算増幅器を用いずとも通常の
エミッタ結合のトランジスタ対で十分である。また差動
増幅回路の相対利得精度は集積回路技術を用いることで
十分達成可能である。高精度な演算増幅器を用いないこ
とにより調整箇所が不要であるため集積回路に適し従来
よりも更に高速な直並列型Ａ／Ｄ変換器を構成できる。
換回路列を用いている力（隣接する差動変換回路間の相
対利得精度は必要であるが絶対精度は不要である。この
ため差動変換回路は、 演算増幅器を用いずとも通常の
エミッタ結合のトランジスタ対で十分である。また差動
増幅回路の相対利得精度は集積回路技術を用いることで
十分達成可能である。高精度な演算増幅器を用いないこ
とにより調整箇所が不要であるため集積回路に適し従来
よりも更に高速な直並列型Ａ／Ｄ変換器を構成できる。
（３）さらに従来のように下位Ａ／Ｄ変換回路の参照電
圧のフルスケール電圧を合わせる必要がない。
圧のフルスケール電圧を合わせる必要がない。
これは本実施例の下位Ａ／Ｄ変換力（従来のような固定
化した参照電圧を用いずミ 選択された複数の差動出力
電圧間を分圧する電圧分圧手段を備えこの分圧された電
圧を比較して下位のＡ／Ｄ変換を行なうためで、言い換
えれば下位のＡ／Ｄ変換の入力アナログ信号に対する参
照電圧は上位Ａ／Ｄ変換の参照電圧間を均等に分圧した
ものになっているからである。このことから下位Ａ／Ｄ
変換と上位Ａ／Ｄ変換の整合性は極めて良好で、より高
精度の変換が可能となる。
化した参照電圧を用いずミ 選択された複数の差動出力
電圧間を分圧する電圧分圧手段を備えこの分圧された電
圧を比較して下位のＡ／Ｄ変換を行なうためで、言い換
えれば下位のＡ／Ｄ変換の入力アナログ信号に対する参
照電圧は上位Ａ／Ｄ変換の参照電圧間を均等に分圧した
ものになっているからである。このことから下位Ａ／Ｄ
変換と上位Ａ／Ｄ変換の整合性は極めて良好で、より高
精度の変換が可能となる。
（４）加うるに 本実施例では下位のＡ／Ｄ変換の入力
信号が差動形式になっているため電源ノイズなどのコモ
ンモードノイズの除去作用があり、従来よりも高精度か
つ安定な直並列型Ａ／Ｄ変換器を実現できる。
信号が差動形式になっているため電源ノイズなどのコモ
ンモードノイズの除去作用があり、従来よりも高精度か
つ安定な直並列型Ａ／Ｄ変換器を実現できる。
（５）下位Ａ／Ｄ変換器の変換電圧範囲を上位比較器１
単位の比較範囲を包含してかつより広く取ることにより
、時間的に変動している入力信号に対しても更に正確な
変換が行え よりいっそうのＡ／Ｄ変換の安定（Ｌ
高速高精度化を図ることができる。
単位の比較範囲を包含してかつより広く取ることにより
、時間的に変動している入力信号に対しても更に正確な
変換が行え よりいっそうのＡ／Ｄ変換の安定（Ｌ
高速高精度化を図ることができる。
（６）更に 隣接する上位比較器１単位間で入力信号が
変化したときに切り換えられる差動増幅回路の入力電圧
はその隣接する電圧から最も離れた電圧であることによ
り、上位比較器１単位の比較範囲の両端における下位Ａ
／Ｄ変換の比較器の入力電圧の発生方法が一意であるこ
とが保証されているので、隣接する上位比較器１単位間
において変換出力コードの一様性（すなわち一意性）を
確保することができる。
変化したときに切り換えられる差動増幅回路の入力電圧
はその隣接する電圧から最も離れた電圧であることによ
り、上位比較器１単位の比較範囲の両端における下位Ａ
／Ｄ変換の比較器の入力電圧の発生方法が一意であるこ
とが保証されているので、隣接する上位比較器１単位間
において変換出力コードの一様性（すなわち一意性）を
確保することができる。
第１図は本発明の第１の実施例の回路構成医第２図の（
ａ）は実施例のＡ／Ｄ変換器の内部の差動変換回路の出
力を示す説明図 第２図の（ｂ）は各比較器の比較出力
を示す説明＠ 第２図の（Ｃ）はスイッチの状態を示す
説明は 第３図は実施例における下位Ａ／Ｄ変換の様子
を示す説明＠ 第４図は全入力端子範囲にわたる下位変
換の様子を示す説明＠ 第５図は実施例１に電圧のバッ
ファ手段を含む実施例の回路構成図 第６図は下位変換
の比較器の入力端子の交差点を第１図に示す実施例と異
なる点に設定した場合の説明＠ 第７図は本発明の第２
の実施例の回路構成＠ 第８図は従来の直並列型Ａ／Ｄ
変換器の回路構成図 第９図は従来の直並列型Ａ／Ｄ変
換器の各部の電圧関係図 第１Ｏ図は従来の直並列型Ａ
／Ｄ変換器の下位Ａ／Ｄ変換回路の入力電圧の過渡応答
を示す電圧波形＠ 第１１図は本発明箱３の実施例の回
路構成図 第１２図は本発明箱４の実施例の回路構成図
である。 １・・・差動変換回路ダ１４・・・基準抵仇冗− ５・・・」二値比較諸処 ６・・・上位論理回路、７・
・・第１のスイッチ手Ｒ１０・・・電圧分圧手段、 １
１・・・第２のスイッチ手段、 １２・・・下位比較器
夕Ｌ１３・・・下位論理口Ｉｉ＆１４・・・加算ａ
ａ）は実施例のＡ／Ｄ変換器の内部の差動変換回路の出
力を示す説明図 第２図の（ｂ）は各比較器の比較出力
を示す説明＠ 第２図の（Ｃ）はスイッチの状態を示す
説明は 第３図は実施例における下位Ａ／Ｄ変換の様子
を示す説明＠ 第４図は全入力端子範囲にわたる下位変
換の様子を示す説明＠ 第５図は実施例１に電圧のバッ
ファ手段を含む実施例の回路構成図 第６図は下位変換
の比較器の入力端子の交差点を第１図に示す実施例と異
なる点に設定した場合の説明＠ 第７図は本発明の第２
の実施例の回路構成＠ 第８図は従来の直並列型Ａ／Ｄ
変換器の回路構成図 第９図は従来の直並列型Ａ／Ｄ変
換器の各部の電圧関係図 第１Ｏ図は従来の直並列型Ａ
／Ｄ変換器の下位Ａ／Ｄ変換回路の入力電圧の過渡応答
を示す電圧波形＠ 第１１図は本発明箱３の実施例の回
路構成図 第１２図は本発明箱４の実施例の回路構成図
である。 １・・・差動変換回路ダ１４・・・基準抵仇冗− ５・・・」二値比較諸処 ６・・・上位論理回路、７・
・・第１のスイッチ手Ｒ１０・・・電圧分圧手段、 １
１・・・第２のスイッチ手段、 １２・・・下位比較器
夕Ｌ１３・・・下位論理口Ｉｉ＆１４・・・加算ａ
Claims (2)
- （１）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号が、他方の入
力端には各々の参照電圧が入力されており、入力端間の
電位差を出力電流に変換する、参照電圧の大きさ順に番
号を付けられた複数の差動変換回路（但し、比較極性は
、偶数番号の差動変換回路と奇数番号の差動変換回路で
、逆である）からなる差動変換回路列と、前記差動変換
回路の出力電流の負荷となる負荷抵抗列と、アナログ入
力信号と参照電圧を直接もしくは間接に比較して上位の
変換を行なう上位Ａ／Ｄ変換回路と、これら複数の出力
電流のうち特定の連続した番号を付された複数個の差動
変換回路の出力電流を選択する第１の選択手段と、選択
された出力電流をスイッチして前記負荷抵抗列に供給す
る第１のスイッチ手段と、前記負荷抵抗列に発生した電
圧のうちの特定の出力電圧を選択する第２の選択手段と
、選択された出力電圧をスイッチして次段に送る第２の
スイッチ手段と、前記負荷抵抗列の出力電圧間を分圧す
る電圧分圧手段と、前記電圧分圧手段により分圧された
電圧と前記第２の選択手段により選択された電圧を比較
して下位のＡ／Ｄ変換を行う下位Ａ／Ｄ変換回路とを有
する直並列型Ａ／Ｄ変換器 - （２）複数の参照電圧を発生する参照電圧発生手段と、
一方の入力端には共通にアナログ入力信号が、他方の入
力端には各々の参照電圧が入力されており、入力端間の
電位差を出力電圧に変換する、参照電圧の大きさ順に番
号を付けられた複数の差動変換回路（但し、比較極性は
、偶数番号の差動変換回路と奇数番号の差動変換回路で
、逆である）からなる差動変換回路列と、アナログ入力
信号と参照電圧を直接もしくは間接に比較して上位の変
換を行なう上位Ａ／Ｄ変換回路と、これら複数の出力電
圧のうち特定の連続した番号を付された複数個の差動変
換回路の出力電圧を選択する第１の選択手段と、選択さ
れた出力電圧をスイッチして次段に供給する第１のスイ
ッチ手段と、選択された複数の出力電圧のうちの特定の
出力電圧を選択する第２の選択手段と、選択された出力
電圧をスイッチして次段に送る第２のスイッチ手段と、
前記第１の選択手段により選択された出力電圧間を分圧
する電圧分圧手段と、前記電圧分圧手段により分圧され
た電圧と前記第２の選択手段により選択された電圧を比
較して下位のＡ／Ｄ変換を行う下位Ａ／Ｄ変換回路とを
有する直並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186397A JP2990751B2 (ja) | 1990-07-12 | 1990-07-12 | 直並列型アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186397A JP2990751B2 (ja) | 1990-07-12 | 1990-07-12 | 直並列型アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472818A true JPH0472818A (ja) | 1992-03-06 |
| JP2990751B2 JP2990751B2 (ja) | 1999-12-13 |
Family
ID=16187687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186397A Expired - Fee Related JP2990751B2 (ja) | 1990-07-12 | 1990-07-12 | 直並列型アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990751B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258685A (ja) * | 2009-04-23 | 2010-11-11 | Sony Corp | Ａｄ変換器 |
-
1990
- 1990-07-12 JP JP2186397A patent/JP2990751B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258685A (ja) * | 2009-04-23 | 2010-11-11 | Sony Corp | Ａｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2990751B2 (ja) | 1999-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |