JPH0472873A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、入力映像信号の最少信号レベルを検出して、
その検出結果に基づいて映像信号の信号レベルを制御す
るオートペデスタル処理部を備える画像表示装置に関し
、例えばワイドアスペクト比の表示画面の表示手段を有
するテレビジョン受像機などの画像表示装置に適用され
る。

Ｂ１発明の概要 本発明は、入力映像信号の最少信号レベルを検出して、
その検出結果に基づいて映像信号の信号レベルを制御す
るオートペデスタル処理部を備える画像表示装置におい
て、入力映像信号に対する有効表示期間に上記オートペ
デスタル処理回路を作動させる制御部を設けることによ
り、上記オートペデスタル処理部の誤動作を防止して、
画質の良好な画像表示を行うことができるようにしたも
のである。

Ｃ３従来の技術 従来、映像信号による画像をブラウン管や液晶デイスプ
レィなどの表示手段で表示する例えばテレビジョン受像
機などの画像表示装置が広く知られている。このような
画像表示装置では、人力映像信号の最少信号レベルを検
出して、その検出結果に基づいて映像信号の信号レベル
を制御するオートペデスタル処理部を映像信号の処理系
に設けることにより、上記表示手段のダイナミックレン
ジを有効に利用して、画質の良好な画像表示を行うよう
にしている。

ところで、現行のテレビジョン放送では、表示画面の横
縦比（アスペクト比）が４＝３となっている。しかし、
将来実施が予定されている第２世代のＥ　Ｄ　Ｔ　Ｖ　
（ｅｘｔｅｎｄｅｄ　ｄｅｆｉｎｉｔｉｏｎ　ＴＶ）放
送や、ハイビジョンなどの高品位テレビジョン放送など
では、画面のアスペクト比を１６＝９にワイド化するこ
とが計画されている。

したがって、将来は、現行の４；３の標準アスペクト比
のテレビジョン放送に加えて、１６：９のワイドアスペ
クト比のテレビジョン放送も並んで行われることが予想
され、このため、どちらの映像信号の画像も表示できる
ようにした画像表示装置の開発が現在進められている。

このような画像表示装置において、例えば１６：９のワ
イドアスペクト比の表示画面の表示手段を用いて、４：
３の標準アスペクト比の映像信号の画像を表示するだめ
の方式として、第１３１ｍに示すような各種方式が提案
されている。

すなわち、その第１の方式は、第１３図のＡに示すよう
に、標準アスペクト比の映像信号の画像ＰＮの上下各領
域Ｐ、、Ｐ２をカットして、ワイドアスペクト比の表示
画面全面に画像Ｐ３を表示する方式である。この第１の
方式では、標準アスペクト比の映像信号には手を加えず
に、画面の上下方向にオーバスキャンして上記ワイドア
スペクト比の表示画面に表示する。

第２の方式は、第１３図のＢに示すように、ワイドアス
ペクト比の表示画面の右サイｌ”　ｉｆｆ域Ａ□をマス
クして、標準アスペクト比の映像信号の画像Ｐ、を上記
ワイドアスペクト比の表示画面の左サイドに表示する方
式である。この第２の方式では、標準アスペクト比の映
像信号をワイドアスペクト比の表示画面に対するアスペ
クト比の差に対応させて水平方向に３／４に時間軸圧縮
して、上記右サイド領域ＡＲを例えば黒色で表示する枠
信号を付加し、通常と同じマスクスキャンにより上記ワ
イドアスペクト比の表示画面に表示する。

第３の方式は、第１３図のＣに示すように、ワイドアス
ペクト比の表示画面の左右両サイド領域Ａ　１．ｏ＋　
　Ａ　Ｉｌｏをマスクして、標準アスペクト比の映像信
号の画像Ｐ、を上記ワイドアスペクト比の表示画面の中
央に表示する方式である。この第３の方式では、標準ア
スペクト比の映像信号をワイドアスペクト比の表示画面
に対するアスペクト比の差に対応させて水平方向に３／
４に時間軸圧縮して、上記左右両サイド領域ＡＬＯ，Ａ
ｌｌ０に対応する枠信号を付加し、通常と同しマスクス
キャンで上記ワイドアスペクト比の表示画面に表示する
。

さらに、第４の方式は、第１３図のＤに示すように、ワ
イドアスペクト比の表示画面の左サイト領域ＡＬをマス
クして、標準アスペクト比の映像信号の画像Ｐ、を上記
ワイドアスペクト比の表示画面の右サイドに表示する方
式である。この第４の方式では、標準アスペクト比の映
像信号をワイドアスペクト比の表示画面に対するアスペ
クト比の差に対応させて水平方向に３／４に時間軸圧縮
して、上記左サイド領域Ａ０．に対応するマスク信号を
付加し、通常と同しマスクスキャンにより上記ワイドア
スペクト比の表示画面に表示する。

Ｄ１発明が解決しようとする課題 ところで、ワイドアスペクト比の表示画面の表示手段に
よりワイドアスペクト比の画像と標準アスペクト比の画
像を表示するようにした画像表示装置では、オートペデ
スタル処理部を設けて表示画像の画質を向上させるよう
にした場合に、上記マスク信号の信号レベルが上記オー
トペデスタル処理部におけるレベル検出範囲にあると、
黒レベルとして誤検出され、上記オートペデスタル処理
部が誤動作し、表示手段のダイナミックレンジを有効に
利用した画像表示を行うことができないという問題点が
あった。

そこで、本発明は、このような実情に鑑みて提案された
ものであって、オートペデスタル処理部の誤動作を防止
して、ワイドアスペクト比の表示画面の表示手段により
ワイドアスペクト比の画像と標準アスペクト比の画像を
表示するようにした画像表示装置においても、表示手段
のダイナミックレンジを有効に利用した画像表示を行う
ことができるようにすることを目的とするものである。

Ｅ６課題を解決するための手段 本発明に係る画像表示装置は、上述の目的を達成するた
めに、入力映像信号の最少信号レベルを検出して、その
検出結果に基づいて映像信号の信号レベルを制御するオ
ートペデスタル処理部と、人力映像信号に対する有効表
示期間に」二記オートペデスタル処理部を作動させる制
御部を備えることを特徴とするものである。

Ｆ１作用 本発明に係る画像表示装置において、制御部により動作
制御されるオートペデスタル処理部は、入力映像信号に
対する有効表示期間にのみ作動して、人力映像信号の最
少縮分レベルを検出し、その検出結果に基づいて映像信
号の信号レベルを制御する。

Ｇ、実施例 以下、本発明に係る画像表示装置の実施例について図面
を参照しながら詳細に説明する。

第１図に示す画像表示装置（１）は、１６：９のワイド
アスペクト比の表示画面を有する受像管（２）により画
像表示を行うハイビジョン用のテレビジ式ン受像機に本
発明を適用したものである。

この画像表示装置（１）は、衛星送受信用のＢＳチュー
ナ回路（３）及び地上波放送受信用のＵ／Ｖチューナ回
路（４）を備える。

上記ＢＳチューナ回路（３）によるハイビジョン放送の
受信出力として得られるミューズ信号は、ミューズデコ
ーダ回路（５）に供給され、このミューズデコーダ回路
（５）により高品位映像信号にデコートされる。

また、上記ＢＳチューナ回路（３）又はＵ／Ｖチューナ
回路（４）による受信出力として得られるＮＴＳＣ方式
の映像信号は、入力切換用のスイッチ回路（６）を介し
てフレーム倍速変換回路（７）に（Ｉｌｌ給される。こ
のフレーム倍速変換回路（７）は、上記ＢＳチューナ回
路（３）やＵ／Ｖチューナ回路（４）により受信したＮ
ＴＳＣ方式の映像信号について、飛び越し走査モードの
映像信号から順次走査子ドすなわち倍速の映像信号に変
換するフレーム倍速変換処理を行う。このフレーム倍速
変換回路（７）により得られる倍速の映像信号は、アス
ペクト比変換処理（８）に供給される。このアスペクト
比変換回路（８）は、上記フレーム倍速変換回路（７）
により得られる倍速の映像信号について、ＮＴＳＣ方式
における３：４の標準アスペクト比の画像を−１−述の
第１乃至第４の方式のいずれかの方式で上記受像管（２
）の表示両面に表示するためのアスペクト比変換処理を
行うともに、上記各方式におりる映像信号の有効表示期
間を例えば論理ｒＨ，で示す制御信号を形成する。

そして、上記ミューズブコード回路（５）によりミュー
ズ信号をデコードした高品位映像信号及び上記アスペク
ト比変換回路（８）によりアスペクト比変換処理の施さ
れた倍速の映像信号は、信号切換用のスイッチ回路（９
）を介して選択的にオートペデスタル処理回路（１０）
に供給される。このオートペデスタル処理回路（１０）
は、その制御入力端子（ＩＯＡ）に上記アスペクト比変
換回路（８）から論理「Ｈ」の制御信号が供給されてい
る期間中動作して、入力映像信号の最少信号レベルを検
出し、その検出結果に基づいて信号レベルを自動的に制
御するオートペデスタル処理を上記人力映像信号に施す
。上記オートペデスタル処理回路（１０）により信号レ
ベルが自動的に制御された映像信号は、映像出力回路（
１１）を介して上記受像管（２）に供給され、この受像
管（２）の１６；９のワイドアスペクト比の表示画面に
画像表示を行う。

なお、この画像表示装置（１）は、リモートコントロー
ラ（１２）による制御入力を受は付けて」二記各切換ス
インチ回路（６）、（９）の切換制御、上記アスペクト
比変換回路（８）の動作制御や偏向回路（１４）による
上記受像管（２）の偏向角の切換制御などの各種動作制
御を行うシステムコントローラ（１３）を備える。

ごの実施例の画像表示装置（１）において、上記アスペ
クト比変換回路（８）は、例えば第２図のように構成さ
れる。

すなわち、上記アスペクト比変換回路（８）は、第２図
に示すように、ローパスフィルタ（２１）により帯域制
限された入力映像信号をディジタル化するアナログ・デ
ィジタル変換器（２２）、このＡ／Ｄ変換器（２２）に
よりディジタル化された画像データに時間軸圧縮処理を
施すためのデュアルボー１・のラインメモリ（２３）、
このラインメモリ（２３）から読み出される画像データ
に枠データを（ｊ加する枠データ付加回路（２４）、こ
の枠データ付加回路（２４）により枠データが付加され
た画像データにブランキングデータを付加するブランキ
ングデータイ」加回路（２５）、このブランキングデー
タ付加回路（２５）によりブランキングデータが付加さ
れた画像データをアナログ化してローパスフィルタ（２
７）を介して出力するディジクル・アナログ変換器（２
６）、上記ラインメモリ（２３）への画像データの書き
込みタイミング等を発生ずる書き込みクロック発生回路
（２８）、」二記ラインメモリ（２３）からの画像デー
タの読み出しタイミング等を発生する読み出しクロック
発生回路（２９）、画像の垂直方向の処理に必要なタイ
ミングを発生するカウントダウン回路（３０）などを備
えてなる。

」二記書き込みクロック発生回路（２８）は、Ａ／Ｄや
メモリ書き込み処理に必要な８ｆ、、ｏの基準信号を形
成するＰ　Ｌ　Ｌ回路であって、例えば第３図に示すよ
うに、上述のフレーム倍速変換回路（７）で形成される
倍速の水平同期信号２Ｈが基準信号として供給される位
相比較器（４１）、この位相比較器（４１）による位相
比較出力がローパスフィルタ（４２）を介して制御信号
として供給される電圧制御型発振器（４３）、この電圧
制御型発振器（４３）の発振出力を計数するカウンタ回
路（４４）、このカウンタ回路（４４）による計数出力
をデコードするデコーダ回路（４５）などにより構成さ
れる。

この書き込みクロック発生回路（２８）では、−に記水
平同期信号２Ｈに対して９１０倍の周波数（約２８ＭＨ
ｚ）の信号を上記電圧制御型発振器（４３）により発生
し、この信号を」二記カウンタ回路（４４）とデコーダ
回路（４５）で１／９１０に分周して比較用信号２ＨＷ
ｒｅ４を形成し、この比較用信号２ＨＷｒｅｆを上記位
相比較器（４１）で−１−記水平同期信号２Ｈと位相比
較することにより閉ループを構成している。そして、上
記デコーダ回路（４５）で上記カウンタ回路（４４）に
よる計数出力をデコードすることによって、第４図に示
すように、上記Ａ／Ｄ変換器（２２）の動作タイミング
を与えるクロック信号ＡＤ１、−Ｊ−記ラインメモリ（
２３）への画像データの書き込みタイミングを与える書
き込みクロックＷｃｋ、上記ラインメモリ（２３）の書
き込み区間を限定する書き込み制御信号Ｗ８゜、上記ラ
インメモリ（２３）内の書き込みアドレスポインタを初
期化するためのりセンＩ□制御′！■信号Ｗ　ｒ　ｓ　
ｔを形成する。

また、上記読み出しクロック発生回路（２９）は、メモ
リ読み出し処理に必要な基準信号を形成するＰ　Ｌ　Ｌ
、回路であって、ここでは表示モートに応して２種類の
ｇ４Ｂ信号を形成するようになっている。

この読み出しクロック発生回路（２９）は、例えば第５
図に示すように、上述のフレーム倍速変換回路（７）で
形成される倍速の水平同期信号２　Ｈが基準信号として
供給される位相比較器（５１）、この位相比較器（５１
）による位相比較出力がローパスフィルタ（５２）を介
して制御信号として供給される電圧制御型発振器（５３
）、この電圧制御型発振器（５３）の発振出力を計数す
るカウンタ回路（５４）、このカウンタ回路（５４）に
よる計数出力をデコードするデコーダ回路（５５）など
により構成される。

この読み出しクロック発生回路（２９）において、上記
電圧制御型発振器（５３）及びデコーダ回路（５５）は
、上記システムコントローラ（１３）からコントロール
レジスタ（３１）に与えられる表示モードに応した制御
データにより各動作が切り換えられ、上述の第１の方式
による表示モード（ｍｏｄｅ　Ｏ）の制御データを受け
ると、上述の書き込みクロック発生回路（２８）と同様
に８ｆＳｃの周波数の基準信号を形成するＰ　Ｌ　Ｌ回
路を構成し、また、上述の第２乃至第４の方式による表
示モード（ｍｏｄｅ　１〜３）の制御データを受けると
、上述の書き込めクロック発生回路（２８）と同様に８
ｆＳｃの周波数の基準信号を形成するＰＬＬ回路を構成
し、また、上述の第１乃至第４の方式による表示モーＦ
（ｍｏｄｅ　１〜３）の制御データを受けると、４／３
倍の周波数すなわち上記基準周波数２　Ｈの１２１３倍
の周波数（約３８　Ｍ　Ｈｚ　）の基準信号を形成する
ＰＬＬ回路を構成する。

そして、−上記デコーダ回路（５５）は、」−記カウン
タ回路（５４）による計数出力をデコートすることによ
って、第６図に示すように、１−記Ｄ／Ａ変換器（２６
）の動作タイミングを与えるクロック信号ＤＡ。、上記
ラインメモリ（２３）からの画像データの読み出しタイ
ミングを与える読み出しクロックＲｃｋ、上記ラインメ
モリ（２３）の読み出し区間を画定する書き込み制御信
号Ｒ８，、、上記ラインメモリ（２３）内の読み出しア
ドレスポインタを初期化するためのリセット制御信号Ｒ
，，ＳＬ、上記枠データの付加とオートペデスタル処理
に必要な制御信号ＨＰ、ｃ、上記プランキッグデータの
付加に必要な制御信号ＨＢ、に、新たな水平同期信号Ｎ
ＥＷ２Ｈなどを形成すこの読み出しクロック発生回路（
２９）により形成される」１記各種制御信号Ｒ，，，Ｒ
，Ｓｔ、　Ｈｐ、ｃは、上記コントロールレジスタ（３
１）に与えられる制御データにより発生タイミングが切
り替わり、上記表示モード（ｍｏｄｅ　Ｏ〜３）による
それぞれの画面の表示位置に応じたタイミングで出力さ
れる。

上記第６図には、上述の第３の方式による表示モード（
ｍｏｄｅ　２）の場合を示しである。

なお、この読み出しクロック発生回路（２９）では、放
送受信時などで無信号状態になって上記基準信号２Ｈの
入力がなくなったときにも、ＰＬＬ回路の電圧制御型発
振器（５３）がフリーランの状態で動作を継続すること
によって、安定したタイミング発生を行うことができる
。

さらに、上記ラインメモリ（２３）は、データの書き込
みと読み出しを非同期に行うことができるＦＴＦＯタイ
プのラインメモリであって、第７図に示すよう、工１．
エリ、、Ｎ、いアウィ（６０）６１ｍ書き込みアドレス
を与える書き込みアドレスポインタ（６１）と、上記メ
モリセルアレイ（６０）に読み出しアドレスを与える読
み出しアドレスポインタ（６２）を備え、入力ハッファ
（６３）を介して人力される入力データＷｄａｔａが上
記書き込みアドレスポインタ（６１）により与えられる
書き込みアドレスで指定される上記メモリセルアレイ（
６０）のメモリセルに書き込まれ、上記読み出しアドレ
スポインタ（６２）により与えられる読み出しアドレス
で指定される上記メモリセルアレイ（６０）のメモリセ
ルから読み出される出力データＲｄａｔａが出力バンフ
ァ（６４）を介して出力される構成となっている。

このラインメモリ（２３）において、上記書き込みアド
レスポインタ（６１）には、上記書き込みクロック発生
回路（２８）により形成される上記書き込みクロック信
号Ｗｃｋ及び各制御信号Ｗ　ａｆｉ＋　ｗ、ｓｔが供給
される。また、上記読み出しアドレスポインタ（６２）
には、上記読み出しクロック発生回路（２９）により形
成される上記読み出しクロック信号Ｒｃｋ及び各制御信
号Ｒｅ　、、＋　　Ｒｒ　ｓＬが供給される。さらに、
上記入力ハッファ（６３）には、上記Ａ／Ｄ変換器（２
２）によりディジタル化された画像データが」−記入力
データＷｄａｔａとして供給される。

上記人力バッファ（６３）を介して上記メモリセルアレ
イ（６０）に入力される入力データＷｄａｔａは、上記
書き込みアドレスポインタ（６１）により、上記書き込
み制御信号Ｗ８．．が論理ｒＨ，の期間に、上記書き込
みクロック信号Ｗｃｍの立ち上がりに同期してアクセス
される上記メモリセルアレイ（６０）のメモリセルに書
き込まれる。

上記書き込みアドレスポインタ（６１）は、第８回に示
すように、上記書き込み制御信号Ｗ−が論理ｒＨ，の期
間に、上記書き込みクロック信号Ｗｃｋでカウントアツ
プして、上記メモリセル（６０）の次のアドレスのメモ
リセルをアクセスする。また、上記書き込みアドレスポ
インタ（６１）は、上記書き込み制御信号Ｗｅ１１が論
理「■、」になるとカウントアンプが禁止される。これ
により、上記メモリセルアレイ（６０）へのデータの書
き込みは、中断する。

この書き込み制御信号Ｗｅｎにより、データの書き込み
区間を限定する。さらに、上記書き込みアドレスポイン
タ（６１）は、上記リセノＩ・制御信号Ｗ　ｒ　Ｓ　Ｌ
が論理ｒ　Ｈ、の期間に、」二記書き込みクロック信号
Ｗｃｋの立ち上がりに同期して初期化され、０番地のメ
モリセルをアクセスする。

なお、上記読み出しクロック発生回路（２９）により形
成される上記読み出しクロック信号Ｒｃｋ及び各制御信
号Ｒ１，Ｒｒ□が供給される」二記書き込みアドレスポ
インタ（６１）も上記書き込みア［−レスポインタ（６
１）と同様な動作を行う。

このラインメモリ（２３）は、データの書き込めと読み
出しを非同期に行うことができ、上記書き込みクロック
信号Ｗｃｋに対して上記読み出しクロック信号Ｒｃｋの
周波数を４／３倍にすることによって、画像を水平方向
に３／４に圧縮して上述の第２乃至第４の方式の表示モ
ード（ｍｏｄｅ　１〜３）の画像表示を実現するアスペ
クト比変換処理を行う。

なお、上述の第１の方式の表示モード（ｍｏｄｅＩ　Ｏ
）では、上記書き込みクロック信号Ｗｃｋと読み出しク
ロック信号Ｒｃｋを同一周波数としている。

さらに、上記カウントダウン回路（３０）は、例えば第
９図に示すように、」二記書き込みクロック発生回路（
２８）により形成される比較用信号２　ＨＷｒｅｆが出
力ハノファ（４６）を介してクロック信号ＷＨ，。

として供給されるカウンタ回路（７］）と、このカウン
タ回路（７］）により計数出力をデコードするデコーダ
回路（７２）等により構成される。

ここで、上記書き込みクロック発生回路（２８）により
形成される比較用信号２ＨＷｒｅｆずなわち上記クロッ
ク信号ＷＨｃＬｋは、その立ち上がりエンジが上述のフ
レーム倍速変換回路（７）で形成される倍速の水平同期
信号２　Ｈとほぼ同し位置にあり、定常位相誤差を伴っ
て上記水平同期信号２Ｉ−１に同期している。すなわち
、上記クロック信号ＷＨ１゜は、上記水平同期信号２Ｈ
と同様と考えられる。

そして、上記カウンタ回路（７１）は、波形修正回路（
７３）により垂直同期信号■からジッタ成分を除去しし
たリセット制御信号ｒｓｔ２でリセットされ、５２５個
（倍速の走査線数）のクロック信号Ｗ　ｌ−１ｃＬｋを
計数する。

また、」−記デコーダ回路（７２）は、上記カウンタ回
路（７１）による計数出力をデコードすることにより、
第１０図に示すように、新たな垂直同期信号ＮＥＷ　Ｖ
と、」二記ブランギングデータを付加するために用いる
垂直方向の映像区間を論理ｒ　Ｈ，て示ず制御信号ｖｐ
、ｃを出力する。

なお、上記カウンタ回路（７１）は、」１記デコーダ回
路（７２）により形成されるリセット制御信号ｒｓ　ｔ
ｌと上記波形修正回路（７３）により垂直同期信号Ｖか
ら形成されたりセント制御信号ｒｓ　ｔ２との論理和で
リセットされるようになっている。これにより、放送受
信時の弱電界条件などで垂直間１υｊ信号■が正規の位
置に検出できなかった場合でも、上記デコーダ回路（７
２）により形成される安定なりセント制御信号ｒｓ　ｔ
ｌによって、上記カウンタ回路（７２）の正しいリセッ
トが保障される。また、上記波形修正回路（７３）は、
」−記カウンタ回路（７２）を安定にリンセ）・するた
めに、上記クロック信号ＷＨｃ＋−すなわち倍速の水平
同期信号２　Ｈと垂直同期信号■との関係を判定し、こ
の関係がＥＤＴＶの規格を基準にした一定の許容範囲内
にあるときに」−記すセント制御信号ｒｓ　ｔ２を出力
し、それ以外のときには出力しないようにしである。

このカウントダウン回路（３０）では、上記カウンタ回
路（７１）のクロックとして、上述のフレーム倍速変換
回路（７）で形成される倍速の水平同期信号２Ｈではな
く、上記書き込みクロック発生回路（２８）により比較
用信号２　ＨＷｒｅｆから形成されるクロック信号Ｗ　
Ｈｃｌｙを用いているので、放送受信時の弱電界条件な
どで無信号状態となって上記倍速の水平同期信号２Ｈが
途切れた場合でも、」二記書き込みクロック発生回路（
２８）の電圧制御型発振器（４３）のフリーランによっ
てクロック信号Ｗ１１ｃＬｋは出力されるので、上記カ
ウンタ回路（７１）は計数動作を継続し、安定な信号と
して垂直同期信号ＮＥＷ　Ｖと制御信号■Ｐ、ｃを出力
することができる。

ここで、上記書き込みクロック発生回路（２８）により
形成される各制御信号Ｗ　ｅｎ＋　ｗ、ｓｔと各表示モ
ード（ｍｏｄｅ　Ｏ〜３）に対して上記読み出しクロッ
ク発生器（２９）により形成される各制御信号Ｒ８、Ｒ
□、との関係、さらに、上記ランメモリ（２３）内の書
き込みアドレスポインタ（６１）と読み出しアドレスポ
インタ（６２）のアドレスの関係を第１１図に示しであ
る。

このような構成のアスペクト比変換回路（８）において
、上記フレーム倍速変換回路（７）により形成される点
順次モードすなわち倍速の映像信号は、上記ローパスフ
ィルタ（２１）により帯域制限されてアンチエリアス処
理が施されてから」−記Ａ／Ｄ変換器（２２）によりデ
ィジタル化される。そして、このＡ／Ｄ変換器（２２）
により−Ｉ−記映像信号をディジタル化した画像データ
は、」二記ラインメモリ（２３）に人力され、上記書き
込みクロック発生回路（２８）により形成される書き込
のクロック信号Ｗ−や各制御信号Ｗ。、Ｗｒ□に従って
上記ラインメモリ（２３）に書き込まれる。

なお、上記書き込みクロック発生回路（２８）により形
成される書き込み制御信号Ｗ。７　は、入力映像信号の
ブランキング区間で論理「Ｌ」となり、上記ラインメモ
リ（２３）へのデータの書き込みを中断させ、処理に必
要な映像区間のみを書き込むようして、上記ラインメモ
リ（２３）の容量を節約する。

ここで書き込まれないブランキング区間のデータは、読
み出し側の回路で付加される。

上記ラインメモリ（２３）の読み出し制御を行う上記読
み出しクロック発生回路（２９）により形成されるリセ
ット制御信号Ｗ　ｒ　ｓ　ｔは、上記書き込みクロック
発生回路（２８）により形成されるリセット制御信号Ｗ
ｒ□よりも１水平走査期間だけ遅れた位置に発生する。

これにより、書き込みアドレスと読み出しアドレスの衝
突を防いでいる。

そして、」二速の第１の方式による表示モード（ｍｏｄ
ｅ　Ｏ）では水平方向の圧縮処理を行わないので、上記
読み出しクロック発生回路（２９）により形成される読
み出し制御信号Ｒ。アのタイミングは、］二詔書き込み
制御信号Ｗｅ、、と同一となっている。この表示モード
（ｍｏｄｅＯ）では、書き込みクロック信号Ｗｃｋと読
み出しクロック信号Ｒｃｋとが同し周波数になっており
、これにより、上記ラインメモリ（２３）から読みださ
れる映像データはＩＨ分遅れるだけで、書き込み側とほ
ぼ同一の映像となる。

また、上述の第２乃至第４の方式による表示モード（ｍ
ｏｄｅ　１〜３）では、それぞれの表示モートに対応し
た読み出し制御信号Ｒｅｎが論理「Ｉ］」の区間で上記
ラインメモリ（２３）から映像データが読み出され対応
する位置映像が表示される。これらの表示モード（ｍｏ
ｄｅ　１〜３）では、読み出しクロック信号Ｒｃｋは書
き込みクロック信号Ｗｃｋの４／３倍の周波数になって
おり、これにより上記ラインメモリ（２３）内の映像デ
ータは書き込み側の４／３倍の速度で読め出され、その
結果、水平方向に３／４に圧縮された表示映像が得られ
る。

また１、」二記読み出しクロック発生回路（２９）によ
り形成される制御信号ＨＰ、ｃは、第１２図のＡＢ、Ｃ
，Ｄに示すように、各表示モート（ｍｏｄｅ　Ｏ〜３）
において、水平方向で表示すべき映像の領域すなわち有
効表示期間で論理ｒＨ，となる。この制御信号ＨＰ、Ｃ
は、インバータ（３２）により極性反転されて、上記枠
データ付加回路（２４）に切り換え制御信号として供給
される。この枠データ付加回路（２４）は、スイッチ回
路により構成されており、上記切り換え制御信号が論理
「Ｌ」のときには上記ラインメモリ（２３）を選択し、
上記切り換え制御信号が論理ｒＨ，のときに枠データ出
力部（３３）を選択して、上記ラインメモリ（２３）か
ら読み出された映像データの有効映像表示領域以外の部
分に枠データを付加する。

また、上記カウントダウン回路（３０）により形成され
る制御信号■Ｐ、ゎは、垂直方向で表示すべき映像の領
域すなわち有効表示期間で論理ｒ　ＨＪとなる。この制
御信号ＶＰ、、は、上述の第１の方式における表示モー
ド（ｍｏｄｅ　Ｏ）とそれ以外の方式における表示モー
ド（ｍｏｄｅ　１〜３）とで発生タイミングが変わる。

この垂直方向の有効表示区間を論理ｒＨ」で示す上記制
御信号ＶＰ、ｃは、インバータ（３４）により極性反転
されてから、ＯＲゲー）　（３４）により上記読み出し
クロック発生回路（２９）からの制御信号ＨＢＬｋとの
論理和が採られる。このＯＲゲート＜３４）による論理
和出力は、−上記ブランキングデークイ１加回路（２５
）に切り換え制御信号として供給される。

このブランキングデータ付加回路（２６）は、スイッチ
回路により構成されており、上記切り換え制御信号が論
理「Ｌ」のときには上記枠データイ１加回路（２５）を
選択し、上記切り換え制御信号が論理「１１」のときに
ブランキングデータ出力部（３５）を選択する。上記枠
データ付加回路（２５）により枠データがイ１加された
映像データは、」二記ブランキングデータ付加回路（２
６）によって、垂直方向及び水平方向のブランキングデ
ータが付加される。

」二記ブランキングデータ付加回路（２６）からの出力
データは、」二記Ｄ／Ａ変換器（２６）でアナログ化さ
れ、ローパスフィルタ（２７）によりアンチエリアス処
理が施されて、上記各表示モード（ｍｏｄｅ　Ｏ〜３）
の映像信号として出力される。

また、上記読み出しクロック発生回路（２９）により形
成される水平方向の有効表示区間を論理ｒＨ。

で示す制御信号ＨＰ、ｃと」二記カウントダウン回路（
３０）により形成される垂直方向の有効表示区間を論理
ｒ　Ｈ、で示ず制御信号ＶＰ、Ｃは、ＡＮＤゲ）　（３
３）により論理積が採られる。このＡＮＤゲト（３３）
による論理積出力は、上記各表示モード（ｍｏｄｅ　Ｏ
〜３）の映像信号の有効表示区間を論理「■］」で示す
もので、上記オートペデスタル処理回路（１０）の制御
入力端子（ＩＯＡ）に動作制御信号Ｐ、Ｃとして供給さ
れる。

これにより、上記オートペデスタル処理回路（１０）は
、上記各表示モード（ｍｏｄｅＯ〜３）における映像信
号の有効表示期間中にのみ動作するので、有効表示期間
以外の無効表示期間中の信号を検出して誤動作すること
がなく、常に適正なオートペデスタル処理を行うことが
できる。

Ｈ１発明の効果 上述のように、本発明に係る画像表示装置では、制御部
により動作制御されることにより、オートペデスタル処
理部が入力映像信号に対する有効表示期間にのみ作動す
るので、を効表示期間以外の無効表示期間中の信号を検
出して誤動作することがなく、表示手段のダイナミック
レンジを有効に利用して画質の良好な画像表示を行うこ
とができしたがって、本発明を適用することにより、ワ
イドアスペクト比の表示画面の表示手段によりワイドア
スペクト比の画像と標準アスペクト比の画像を表示する
ようにした画像表示装置においても、上記表示手段のダ
イナミックレンジを有効に利用した画像表示を行うこと
ができる。

【図面の簡単な説明】

第１図は本発明に係る画像表示装置の構成を示すブロッ
ク図である。 第２図は上記第１図に示した画像表示装置のアスペクト
比変換回路の具体的な構成を示すブロック図である。 第３図は上記第２図に示したアスペクト比変換回路の書
き込みクロック発生回路の具体的な構成を示すブロック
図であり、第４図はこの書き込みクロック発生回路の動
作を説明するためのタイムチャートである。 第５図は上記第２図に示したアスペクト比変換回路の読
み出しクロック発生回路の具体的な構成を示すブロック
図であり、第６図はこの読み出しクロック発生回路の動
作を説明するためのタイムチャートである。 第７図は上記第２図に示したアスペクト比変換回路のラ
インメモリの具体的な構成を示すブロック図であり、第
８図はこのラインメモリに対するデータの読み出し動作
を説明するためのタイムチャートである。 第９図は上記第２図に示したアスペクト比変換回路のダ
ウンカウンタ回路の具体的な構成を示すブロック図であ
り、第１Ｏ図はこのダウンカウンタ回路の動作を説明す
るためのタイムチャートである。 第１１図は上記第２図に示したアスペクト比変換回路の
各表示モードにおける動作を説明するだめのタイムチャ
ートである。 第１２図のＡ、Ｂ、Ｃ，Ｄは上記第１回に示した画像表
示装置において、各表示モードの映像信号に対する有効
表示期間にオートペデスタル処理回】路を作動させる制
御信−号の発生位置を説明するだめの模式的な波形図で
ある。 第１３図のＡ、Ｂ、Ｃ，Ｄは標準アスペクト比の画像を
ワイドアスペクトＩｔの表示画面に表示するための各種
方式による表示画像を模式的示す正面図である。 （１・・・・・・ （２・・・・・・・ （７・・・・・・・・・ （８・・・・・・・・ （１０・・・・・・ （１３）・・・・・・ （１４）・・・・・・・・ 画像表示装置 受像管 フレーム倍速変換回路 アスパラＩ・比変換回路 オーＩ・ペデスタル処理回路 システムコントローラ 偏向回路

Claims (1)

1. 【特許請求の範囲】 　入力映像信号の最少信号レベルを検出して、その検出
   結果に基づいて映像信号の信号レベルを制御するオート
   ペデスタル処理部と、 入力映像信号に対する有効表示期間に上記オートペデス
   タル処理部を作動させる制御部を備えることを特徴とす
   る画像表示装置。