JPH0472915A - プログラム可能な半導体論理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 プログラム可能な半導体論理装置特にアクセス保証試験
を考慮したそのフィードバック部に関し、フィードバッ
ク部を持つＰＬＤのアクセス試験を確実に、しかも迅速
に行なえるようにすることを目的とし、 ダミーアレイを持つアンドアレイ部と、該アレイ部の出
力を受けるオアアレイ部と、オアアレイ部の出力をクロ
ックで取込む出力回路部と、該出力回路部の出力をアン
ドアレイ部へ帰還するフィードバック入力部を備えるプ
ログラム可能な半導体論理装置において、該ダミーアレ
イが選択されたとき、クロック入力後の出力回路部の出
力でフィードバック入力部が他のダミーアレイを選択す
るように配列／結線してなる構成とする。

〔産業上の利用分野〕

本発明は、プログラム可能な半導体論理装置特にアクセ
ス保証試験を考慮したそのフィードバック部に関する。

近年のプログラム可能な半導体論理装置（ＰＬＤ）では
、論理回路の大規模化、複雑化に伴い、故障検出の難か
しさが増大している。この為、出荷試験において全ての
不良を検出することが困難であり、出荷後に不良が多発
するという問題が生じている。特にＰＬＤでは、ユーザ
ー自身がプログラムするため、出荷時は未書込み状態に
なっているので、通常ＡＮＤアレイ、ＯＲアレイにダミ
ーアレイを設け、このダミーアレイに書込みを行ない、
これを用いてアクセス試験を行なっている。

ダミーアレイはセルのリークを検出するためチエッカ−
上に書込まれているのは周知の通りで、このダミーアレ
イを選択する入カバターンや、出力されるパターンはそ
れぞれ固定されている。従ってこれらのダミーアレイを
用いて試験を行なうと、内部でフィードバックのかかっ
ているものは直接入カバターンを与えることが出来ない
ため、アクセスの試験が出来ず、アクセス保証されない
。

〔従来の技術］ 従来例を第３図を用いて説明する。図中の１〜１１は、
それぞれ、１は入力ゲート、２はＡＮＤアレイ、３は積
項線、４は積項線選択デコーダ、５はダミーアレイ選択
用デコーダ、６はダミーアレイ　（ＴＰＴＩ、ＴＰＴ２
）、７はフィードバック入力ゲート、８はＯＲドライバ
ー、９はＯＲアレイ、１０は出力ＦＦ（フリップフロッ
プ）、１１は出力ケートである。又、図中のＩ。−１，
、は入力端子、Ｏｏ〜０７は出力端子であり、ＣＬＫは
出力ＦＦｌ０にデータを取り込むためのクロックである
。なおここでは端子とその信号などには同じ符号を付し
ている（以下同様）。又、黒塗りの交点は書込まれた状
態のセルを表わしており、電気的に短絡されている。何
も無いところは未書込み状態を表わしており、開放とな
っている。

入力ゲート１は、入力Ｉ。−Ｉ＋、と同じＨ，Ｌレベル
の出カフｏ〜丁、と、逆のり、Ｈレベルの出力下。〜〒
７を生じる、（ｎ＋１）個つまり入力数だけのバッファ
で構成される。これらのバッファの出力線了０〜丁。、
〒０〜〒０と積項線３との各交点に第３図（ｂ）のセル
が配設される。図示のようにこのセルはベース配線なし
のトランジスタであり、未書込みではオフであり、書込
むとベース・エミッタ接合が破壊（短絡）されるので、
同図（Ｃ）のように等測的にはダイオード（コレクタ・
ベース接合）１個になる。従って積項線がＨレベル、出
力線がＬレベルならダイオードはオン、積項線はＬレベ
ルへプルダウンされ、出力線もＨレベルならダイオード
はオフ、積項線はＨレベルのま＼になる。積項線がＬレ
ベルなら、セルの未書込み／書込み済みに関係なく、積
項線はＬレベルのままである。

今、ｍ＋１本ある積項線のあるもの（３（とする）を選
択してＨレベルにし、この積項線と出力線のあるもの（
〒３＋Ｔｓ＋７７　とする）との交点のセルを書込み済
、他の交点のセルは未書込みとすると、Ｔ３＋〒９．了
、の全部がＨレベルで積項線３１はＨレベルになり、他
の状態ではＬレベルである。

従ってこの部分２で論理積が実行される。

積項線３はＯＲドライバー８の入力になり、このドライ
バの出力ＯＤＯ〜ＯＤ１．ＩがＯＲアレイ９の縦線（和
項線）を駆動する。ＯＲアレイ９の横線（出力線）と和
項線との各交点にもセルが配設され、そして該セルが書
込まれていると当該出力線は和項線のレベルをとる。従
っである和項線（９８，９゜、９にとする）と出力線Ｏ
Ｔ２との交点のセルが書込み済み、その他の交点のセル
は未書込みとすると、和項線９．，９゜、９６のいずれ
かがＨなら出力線ＯＴ２もＨになる。従ってこの部分９
で論理和が実行される。この出力線のＨ，Ｌレベルは出
力ＦＦｌ０に取込まれた後、出力ゲート１１を介して出
力端子０゜〜０７へ出力される。

出力ＦＦｌ０の他方の出力頁はフィードバック入力ゲー
ト７を介してＡＮＤアレイ２へ帰還される。なお図のＰ
ＬＤはＮＡＮＤ　−ＮＡＮＤ型を想定した論理となって
いる。

このようなＰＬＤでアクセスを求めるには、通常のアレ
イは未書込み状態なので、通常の状態では選択され得な
いダミーアレイを用いる。第３図ではまず積項線選択デ
コーダ４により、積項線Ｐ０〜Ｐ□（３）を強制的に“
Ｌ゛レベルし、ダミーアレイ選択用デコーダ５により、
ダミーアレイＴＰＴｌ、ＴＰＴ２（６）を活性化し、入
力ゲートの状態によりアレイＴＰＴＩあるいはＴＰＴ２
が選択されるようになっている。

今ここで第３図において、フィードバック入力ゲート７
が無い場合のアクセスの試験方法を説明する。入力端子
■。〜Ｉゎの全てに“Ｌ　Ｉ＋を入力すると入力ゲート
１の出力〒。〜〒７が“Ｈ”に、Ｔ０〜Ｔ？ｌが“Ｌ′
”となる。するとアレイＴＰＴ１は、出力線子。〜Ｔ、
、との交点のセルが書込み状態となっているため“Ｌ”
ルベルとなり、アレイＴＰＴ２は出力線〒。〜〒７との
交点が書込み状態なので“Ｈ′”レベルとなる。すなわ
ちアレイＴＰＴ２が選択された状態になる。従ってＯＲ
アレイにはＴＰＴ２の情報（Ｈレベル）が伝達され、ク
ロック端子にクロックＣＬＫを入力するとＯＲアレイの
情報（Ｔ　Ｐ　Ｔ　２のＨレベルはＯＲドライバ８の出
力ＴＯＤ２になり、この出力線はＯＴＩ。

ＯＴ３・・・・・・と接続されているから１０１０・旧
・・）が出力ＦＦｌ０に取り込まれ、出力ゲート１１を
通って出力端子０゜〜０７に出力される。従ってＯｏ〜
０７は”　０１０１０１０１　”になる。第３図はこの
状態を示す。

次に入力端子１０〜１．の全てに“Ｉ　Ｈｌ“を入力す
ると、図示しないが入力ゲート１の出力Ｔ。〜〒７はＩ
ＩＬ−丁。−Ｔ、、が“Ｈ″“となり、アレイＴＰＴ１
がｆｌＨ”レベル、アレイＴＰＴ２が“′Ｌ”レベルと
なる。すなわちＴＰＴｌが選択され、ＯＲアレイにはＴ
ＰＴＩの情報が伝達され、クロック端子にクロックＣＬ
Ｋを入力するとＯＲアレイの情報（ＴＰＴＩのＨレベル
はＯＲドライバ８の出力ＴＯＤＩになり、この出力線は
ＯＴＯ。

ＯＴ２・・・・・・と接続されているから０１０１・・
・・・・）が出力ＦＦｌ０に取り込まれ、出力ゲー）１
１を通って出力端子０゜〜０７に出力される。従ってＯ
ｏ〜０７は“１０１０１０１０’“になる。

アクセスを求める（アクセス保証試験゛を行なう）には
入力端子Ｉ。−１，にオール“′Ｌ”とオール“′Ｈ゛
″の２パターンを交互に入力し、アレイＴＰＴ１、ＴＰ
Ｔ２を交互に選択しながらアクセス時間を求める。

次にフィードバック入力ゲート７がある場合、このフィ
ードバック入力ゲート７にも、図示のセル書込み状態か
ら言って当然オール“Ｌ゛又はオール“Ｈ”のパターン
を入力しなければアレイＴＰＴＩ、ＴＰＴ２かを選択で
きないが、入力ゲート７の入力ＩＦ、〜ＩＦＩは出力Ｆ
Ｆｌ０の回出力１０１０１・・・・・・または０１０１
０・・・・・・であるから、アンド条件が成立せず、ア
レイＴＰＴＩ、ＴＰＴ２の選択ができない。

入力ゲート７の入力は出力ＦＦの回出力に固定されてお
り、任意の入力とすることはできない。

何らかの方法で出力ＦＦｌ０にオール“Ｌ゛またはオー
ル“′Ｈ′をセットしたとしても、選択アレイＴＰＴＩ
、ＴＰＴ２の、ＯＲアレイ９を通した情報が再び出力Ｆ
Ｆｌ０にセットされるため、これらは再び０１０１・・
・・・・または１０１０・・・・・・になってしまう。

なおダミーアレイでは、リーク試験なども考慮して書込
み済み／未書込みセルは交互に並ぶようにする。

〔発明が解決しようとする課題〕

このように従来の方法ではフィードバック部があるとア
クセス試験が出来ず、勿論フィードバック部の試験も出
来ず、ＰＬＤの完全な保証が出来ない。

本発明はこの点を改善し、フィードバック部を持つＰＬ
Ｄのアクセス試験を確実に、しかも迅速に行なえるよう
にすることを目的とするものである。

〔課題を解決するための手段〕

第１図は、本発明の原理図である。図中の１〜１１は、
それぞれ１は入力ゲート、２はＡＮＤアレイ、３は積項
線、４は積項線選択デコーダ、５はダミーアレイ選択用
デコーダ、６はダミーアレイ（ＴＰＴＩ、ＴＰＴ２）、
７はフィードバック入力ゲート、８はＯＲドライバ、９
はＯＲアレイ、１０は出力ＦＦ、１１は出力ゲートであ
る。又、１、〜■７は入力端子、０゜〜０．は出力端子
、ＣＬＫと書かれた端子は出力ＦＦｌ０にデータを取り
込むためのクロックが入力する端子である。

記号は第３図と同じ記号で表わしている。

図中のフィードバック入力ゲート７の斜線の入ったゲー
トＩ　Ｆｏ、　Ｉ　ＦＺ＋　Ｉ　Ｆ４．　Ｉ　Ｆｂの出
力作と〒百の配列は、他のゲートの出力と配列を入れ換
えである。

ゲー）ＩＦ、〜■′Ｆ７に限って見ると、図示結線から
アレイＴＰＴＩを選択するパターンは“′０１０１０１
０１　”となり、アレイＴＰＴ２を選択するパターンは
“’１０１０１０１０”　となる。ＴＰＴＩが選択され
た時、クロック入力後の出力ＦＦｌ０の回出力はＴＰＴ
２を選択するパターンとなり、ＴＰＴ２が選択された時
クロック入力後の出力ＦＦ１００互出力はＴＰＴｌを選
択するパターンとなる。従ってフィードバック人力ゲー
トに自動的にＴＰＴＩ　ＴＰＴ２を交互に選択するパタ
ーンを入力することが出来る。

入力ゲートの出力の配列を入れ変えることにより、フィ
ードバック部を持つＰＬＤのアクセス試験を行なうこと
ができ、またダミーアレイＴＰＴ　ＩＴＰＴ２を自動的
に交互に選択してＰＬＤの迅速なアクセス試験を行なう
ことができる。

入力ゲート７の出力ＩＦ、ＴＴの配列入れ換え（ＴＰＴ
Ｉ、ＴＰＴ２との結線変更）は、第１図では交互（Ｉ　
Ｆ、、　Ｉ　Ｆ３．・・・・・・は従来通り、ＩＦｏ。

ＩＦｚ、・・・・・・はその逆）であるが、これはＯＲ
アレイ９がそうなっているからで、これが２つずつ例え
ば１１００１１００の如くなっておればＩＦ。

とＩＦ、、ＩＦ４とＩＦ５が今まで通りで１Ｆ２とＩＦ
、、ＩＦ６とＩＦヮが反転、またはこれらの逆になる。

他のケースについてもこれに準する。

また人力Ｉ　Ｆ　ｏ〜ＩＦ７を出力ＦＦｌ０の回出力で
なく、Ｑ出力としてもよく、この場合の出力配列入れ換
えも上記に準する。

〔作用〕

このように本発明では、一部のフィードバック〔実施例
〕 第２図は本発明の実施例である。第１図等と同様に１は
入力ゲート、２はＡＮＤアレイ、３は積項線、４は積項
線選択デコーダ、５はダミーアレイ選択用デコーダ、６
はダミーアレイ　（ＴＰＴＩ。

ＴＰＴ２）、７はフィードバック入力ゲート、８はＯＲ
ドライバ、９はＯＲアレイ、１０は出力ＦＦ１１１は出
力ゲートである。又、■。〜Ｉｎは入力端子、Ｏｏ〜０
□は出力端子、ＣＬＫは出力ＦＦｌ０にデータを取り込
むためのクロックである。

この第２図では、プリロード回路１２が付加されており
、つれて端子Ｏｏ〜０７へ入／出力端子になっている。

また出力ＦＦｌ０はクリアとプリセットが可能で、ｃ＋
　　ｐはこれらの端子である。

また出力ゲート１１は活性／非活性可制御型になってい
る。ＥＯＴは入力ゲート１を非活性化するための制御端
子、ＥＯ３は出力ゲート１１をハイインピーダンス状態
にしかつ出力ＦＦｌ０にデータを外部から書込むための
プリロード回路１２を活性化するための制御端子である
。

まず積項線選択デコーダ４により、積項線３のＰ、〜Ｐ
、を強制的に“Ｌ゛ルベルし、ダミーアレイ選択用デコ
ーダ５によりダミーアレイ６のＴＰＴＩ、ＴＰＴ２を活
性化する。ＥＯＴ端子に“Ｈパレベル信号を入力し、入
力ゲート１の■。

〜Ｉ７を非活性化する。この時入力ゲート■。〜１、の
出力子。〜了ゎと下。〜了。はいずれも”Ｈ”に固定さ
れる。ＥＯ３端子に“Ｈ＋＋レベル信号を入力し、出力
ゲート１１をハイインピーダンス状態にし、更にプリロ
ード回路１２を活性化する。この状態で出力端子Ｏ８〜
０７に”０１０１０１０１“′の信号を与えるとプリロ
ード回路１２により出力ＦＦｌ０の回出力を０１０１０
１０１にする。この状態を図に示す。ここでＥＯ３端子
に“１．　＋＋を入力すると通常の状態に戻り（出力ゲ
ート１１が活性になり）、出力端子０゜〜０７に０１０
１０１０１”が出力される。

ここで出力ＦＦｌ０にクロックＣＬＫが入力するとき該
ＦＦの回出力は０１０１０１０１になり、今度はＴＰＴ
２を選択する。こ＼で出力ＦＦｌ０に再びクロックＣＬ
Ｋを入力すると、出力ＦＦＩ０の互出力は１０１０１０
１０になり、今度はＴＰＴＩを選択する。以下同様で、
クロックを入力する毎にＴＰＴＩ、ＴＰＴ２の交互選択
が行なわれ、ＴＰＴＩ、ＴＰＴ２を交互に、繰り返しア
クセスすることができ、このアクセス状態はＥＯ３端に
Ｌレベルを入力しておくことで出力端子０゜〜０７で観
測できる。

このＣＬＫを入力する周期を短かくして行き、ＴＰＴＩ
、ＴＰＴ２のデータの交互に出力されなくなるところを
求めれば、出力ＦＦｌ０からフィードバック入力ゲート
７を通って再び出力ＦＦｌ０まで戻ってくる時間が測定
される。これでフィードバック部のアクセスが保証出来
るようになる。

本実施例は、第１図と同じＰＬＤが示したが、その他の
構成のＰＬＤでも良く、又、フィードバック入力ゲート
のＩ　Ｆｏ、　Ｉ　Ｆ２＋　Ｉ　Ｆ４．　Ｉ　Ｆ６の配
列を入れ換えているが、説明上例示しただけであり、こ
の限りではない。

〔発明の効果〕

以上説明したように、本発明によれば、フィードバック
部のアクセス保証が出来るようになるため、出荷前に試
験により不良を取除くことが可能であり、信軌性の向上
につながり、効果大である。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例を示す回路図、第３図は従来例
を示す回路図である。 第１図で１：入力ゲート、２：ＡＮＤアレイ、３：積項
線、４：積項線選択デコーダ、５：ダミーアレイ選択用
デコーダ、６：ダミーアレイ（ＴＰＴＩ、ＴＰＴ２）、
７　：フィードバック入力ゲート、８：ＯＲドライバ、
９：ＯＲアレイ、■旧出力ＦＦ、１１：出力ゲート、１
２：ブリロード回路。

Claims (1)

【特許請求の範囲】
1. １、ダミーアレイを持つアンドアレイ部（２）と、該ア
   レイ部の出力を受けるオアアレイ部（９）と、オアアレ
   イ部の出力をクロックで取込む出力回路部（１０）と、
   該出力回路部の出力をアンドアレイ部へ帰還するフィー
   ドバック入力部（７）を備えるプログラム可能な半導体
   論理装置において、該ダミーアレイが選択されたとき、
   クロック入力後の出力回路部の出力でフィードバック入
   力部が他のダミーアレイを選択するように配列／結線し
   てなることを特徴とするプログラム可能な半導体論理装
   置。