JPH0612897A - 半導体メモリ用試験パターン発生器 - Google Patents
半導体メモリ用試験パターン発生器Info
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- JPH0612897A JPH0612897A JP4193313A JP19331392A JPH0612897A JP H0612897 A JPH0612897 A JP H0612897A JP 4193313 A JP4193313 A JP 4193313A JP 19331392 A JP19331392 A JP 19331392A JP H0612897 A JPH0612897 A JP H0612897A
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- 238000012360 testing method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims abstract description 49
- 230000004044 response Effects 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 abstract description 9
- 238000007689 inspection Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 プレート単位に各種試験パターンデータを供
給する。 【構成】 アドレス選択回路８はアドレスパターン発生
部２のＸアドレスパターンＡとＹアドレスパターンＢか
ら領域分割をするアドレスを選択する。論理選択記憶回
路９はアドレス選択回路８で選択されたアドレスパター
ンによりアクセスされ、あらかじめ書き込んだ論理選択
情報を論理選択信号として論理演算回路６に出力する。
給する。 【構成】 アドレス選択回路８はアドレスパターン発生
部２のＸアドレスパターンＡとＹアドレスパターンＢか
ら領域分割をするアドレスを選択する。論理選択記憶回
路９はアドレス選択回路８で選択されたアドレスパター
ンによりアクセスされ、あらかじめ書き込んだ論理選択
情報を論理選択信号として論理演算回路６に出力する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ回路ま
たは半導体装置内のメモリ回路を検査し、検査結果を解
析しやすい試験パターン発生器についてのものである。
たは半導体装置内のメモリ回路を検査し、検査結果を解
析しやすい試験パターン発生器についてのものである。
【０００２】
【従来の技術】次に、従来技術による半導体メモリ用試
験パターン発生器の構成を図２により説明する。図２の
１はプログラム制御部、２はアドレスパターン発生部、
３はデータパターン発生部、４はＸ反転記憶回路、５は
Ｙ反転記憶回路、６は論理演算回路、７は反転回路であ
る。
験パターン発生器の構成を図２により説明する。図２の
１はプログラム制御部、２はアドレスパターン発生部、
３はデータパターン発生部、４はＸ反転記憶回路、５は
Ｙ反転記憶回路、６は論理演算回路、７は反転回路であ
る。
【０００３】プログラム制御部１は、試験パターンを記
述したマイクロプログラムを格納し、実行時にそのマイ
クロプログラムを解読し、アドレスパターン発生部２に
命令Ｄを出し、データパターン発生部３に命令Ｅを送出
するとともに、アドレスパターン発生部２とデータパタ
ーン発生部３からの状態信号を得て、マイクロプログラ
ムの進行を制御する。
述したマイクロプログラムを格納し、実行時にそのマイ
クロプログラムを解読し、アドレスパターン発生部２に
命令Ｄを出し、データパターン発生部３に命令Ｅを送出
するとともに、アドレスパターン発生部２とデータパタ
ーン発生部３からの状態信号を得て、マイクロプログラ
ムの進行を制御する。
【０００４】アドレスパターン発生部２は、プログラム
制御部１の命令ＤによりＸアドレスパターンＡとＹアド
レスパターンＢを発生する。データパターン発生部３は
プログラム制御部１の命令ＥによりデータパターンＣを
発生する。
制御部１の命令ＤによりＸアドレスパターンＡとＹアド
レスパターンＢを発生する。データパターン発生部３は
プログラム制御部１の命令ＥによりデータパターンＣを
発生する。
【０００５】Ｘ反転記憶回路４は、実行前にあらかじめ
データ反転すべき被試験メモリのＸアドレスに対応した
位置に反転情報が書き込まれ、アドレスパターン発生部
２のＸアドレスパターンＡによりアクセスされ、データ
反転すべき被試験メモリのＸアドレスに対応したデータ
反転情報Ｆを出力する。Ｙ反転記憶回路５は、実行前に
あらかじめデータ反転すべき被試験メモリのＹアドレス
に対応した位置に反転情報が書き込まれ、アドレスパタ
ーン発生部２のＹアドレスパターンＢによりアクセスさ
れ、データ反転すべき被試験メモリのＹアドレスに対応
したデータ反転情報Ｇを出力する。
データ反転すべき被試験メモリのＸアドレスに対応した
位置に反転情報が書き込まれ、アドレスパターン発生部
２のＸアドレスパターンＡによりアクセスされ、データ
反転すべき被試験メモリのＸアドレスに対応したデータ
反転情報Ｆを出力する。Ｙ反転記憶回路５は、実行前に
あらかじめデータ反転すべき被試験メモリのＹアドレス
に対応した位置に反転情報が書き込まれ、アドレスパタ
ーン発生部２のＹアドレスパターンＢによりアクセスさ
れ、データ反転すべき被試験メモリのＹアドレスに対応
したデータ反転情報Ｇを出力する。
【０００６】論理演算回路６は、Ｘ反転記憶回路４のデ
ータ反転情報ＦとＹ反転記憶回路５のデータ反転情報Ｇ
を受け、論理選択信号Ｋによって選択される論理（例え
ば、「０」固定、「１」固定、Ｘ、Ｙ、Ｘ ｏｒ Ｙ、
Ｘ ｎｏｒ Ｙ、Ｘ ａｎｄＹ、Ｘ ｎａｎｄ Ｙ、Ｘ
ｅｏｒ Ｙ、Ｘ ｅｎｏｒ Ｙ等）演算をすることに
より、データ反転情報Ｈを反転回路７へ出力する。
ータ反転情報ＦとＹ反転記憶回路５のデータ反転情報Ｇ
を受け、論理選択信号Ｋによって選択される論理（例え
ば、「０」固定、「１」固定、Ｘ、Ｙ、Ｘ ｏｒ Ｙ、
Ｘ ｎｏｒ Ｙ、Ｘ ａｎｄＹ、Ｘ ｎａｎｄ Ｙ、Ｘ
ｅｏｒ Ｙ、Ｘ ｅｎｏｒ Ｙ等）演算をすることに
より、データ反転情報Ｈを反転回路７へ出力する。
【０００７】反転回路７は、データパターン発生部３の
データパターンＣを論理演算回路６からのデータ反転情
報Ｈによって反転または非反転をしてデータパターンＪ
を出力する。ＸアドレスパターンＡ、Ｙアドレスパター
ンＢ、データパターンＪは被試験メモリのＸアドレス、
Ｙアドレス、データとして供給される。
データパターンＣを論理演算回路６からのデータ反転情
報Ｈによって反転または非反転をしてデータパターンＪ
を出力する。ＸアドレスパターンＡ、Ｙアドレスパター
ンＢ、データパターンＪは被試験メモリのＸアドレス、
Ｙアドレス、データとして供給される。
【０００８】図３ア〜オは、被試験メモリのアドレス回
路やデコーダ回路等の動作不良やメモリセルマトリック
ス内の各メモリセル間の干渉による影響等の試験用メモ
リセルマトリックスの任意領域の書き込みデータパター
ンを意図的に反転させるような試験パターンを被試験メ
モリに書き込んだ例を示し、図中斜線部は他に対して書
き込みデータを反転させたものである。図３の試験パタ
ーンは、図２のようなパターン発生器によって発生させ
る。なお、図２の構成は、特公昭60-18948号公報にも記
載されている。
路やデコーダ回路等の動作不良やメモリセルマトリック
ス内の各メモリセル間の干渉による影響等の試験用メモ
リセルマトリックスの任意領域の書き込みデータパター
ンを意図的に反転させるような試験パターンを被試験メ
モリに書き込んだ例を示し、図中斜線部は他に対して書
き込みデータを反転させたものである。図３の試験パタ
ーンは、図２のようなパターン発生器によって発生させ
る。なお、図２の構成は、特公昭60-18948号公報にも記
載されている。
【０００９】次に、図２の作用を図４により説明する。
試験を開始する前にあらかじめプログラム制御部１に試
験パターンを記述したマイクロプログラムと、Ｘ反転記
憶回路４の記憶回路４１とＹ反転記憶回路５の記憶回路
５１に被試験メモリ１０のデータ反転をする領域に対応
したビット位置にそれぞれ反転情報を書き込む。なお１
１は書き込みデータパターンの１つである。動作時に
は、アドレスパターン発生部２とデータパターン発生部
３によりプログラム制御部１からの命令で任意の試験パ
ターンを発生させる。ただし、データパターン発生部３
に対しては、データ反転領域を意識せずにパターンプロ
グラムを作成する。
試験を開始する前にあらかじめプログラム制御部１に試
験パターンを記述したマイクロプログラムと、Ｘ反転記
憶回路４の記憶回路４１とＹ反転記憶回路５の記憶回路
５１に被試験メモリ１０のデータ反転をする領域に対応
したビット位置にそれぞれ反転情報を書き込む。なお１
１は書き込みデータパターンの１つである。動作時に
は、アドレスパターン発生部２とデータパターン発生部
３によりプログラム制御部１からの命令で任意の試験パ
ターンを発生させる。ただし、データパターン発生部３
に対しては、データ反転領域を意識せずにパターンプロ
グラムを作成する。
【００１０】例えば、図４ではデータパターン発生部３
は常に「０」を出力するパターンプログラムを作成す
る。アドレスパターン発生部２のＸアドレスパターンと
Ｙアドレスパターンにより被試験メモリ１０をアクセス
し、同時にデコーダ４２・５２を介して記憶回路４１・
５１をアクセスする。その結果、記憶回路４１・５１か
らアクセスされたアドレスに対応する反転データＤｏｕ
ｔｘ、Ｄｏｕｔｙが出力される。
は常に「０」を出力するパターンプログラムを作成す
る。アドレスパターン発生部２のＸアドレスパターンと
Ｙアドレスパターンにより被試験メモリ１０をアクセス
し、同時にデコーダ４２・５２を介して記憶回路４１・
５１をアクセスする。その結果、記憶回路４１・５１か
らアクセスされたアドレスに対応する反転データＤｏｕ
ｔｘ、Ｄｏｕｔｙが出力される。
【００１１】反転データＤｏｕｔｘ、Ｄｏｕｔｙは、論
理演算回路６において論理をとられ（図４の例ではＸ
ｅｏｒ Ｙの論理がとられているものとする）、その結
果で反転回路７においてデータパターン発生部３のデー
タパターンの反転または非反転をする。すなわち、記憶
回路４１・５１の内容が図４に示す場合、被試験メモリ
１０のデータ反転領域に反転情報「１」を書き込む。
理演算回路６において論理をとられ（図４の例ではＸ
ｅｏｒ Ｙの論理がとられているものとする）、その結
果で反転回路７においてデータパターン発生部３のデー
タパターンの反転または非反転をする。すなわち、記憶
回路４１・５１の内容が図４に示す場合、被試験メモリ
１０のデータ反転領域に反転情報「１」を書き込む。
【００１２】
【発明が解決しようとする課題】半導体メモリの大容量
化に伴い、被試験メモリのアドレス回路、デコーダ回路
等の動作不良やメモリセルマトリックスの各メモリセル
間の干渉による影響等を試験する場合、各種の試験パタ
ーンで全メモリセルを検査すると、検査時間が増える。
化に伴い、被試験メモリのアドレス回路、デコーダ回路
等の動作不良やメモリセルマトリックスの各メモリセル
間の干渉による影響等を試験する場合、各種の試験パタ
ーンで全メモリセルを検査すると、検査時間が増える。
【００１３】半導体メモリのメモリセルマトリックス
は、その大部分は複数の同じプレート（メモリセルの集
団）で構成されており、プレート単位に各種の試験パタ
ーンを供給し検査することにより検査時間を短縮するこ
とができる。従来の試験パターン発生器のような論理演
算方式では、１種類の論理によってしかデータ反転をす
ることができない。論理演算回路の論理を変え、データ
反転することはできるが、検査の中断時間が入り、検査
の効率が下がる。また検査中に、論理演算回路の論理を
リアルタイムに切り換えることは困難である。
は、その大部分は複数の同じプレート（メモリセルの集
団）で構成されており、プレート単位に各種の試験パタ
ーンを供給し検査することにより検査時間を短縮するこ
とができる。従来の試験パターン発生器のような論理演
算方式では、１種類の論理によってしかデータ反転をす
ることができない。論理演算回路の論理を変え、データ
反転することはできるが、検査の中断時間が入り、検査
の効率が下がる。また検査中に、論理演算回路の論理を
リアルタイムに切り換えることは困難である。
【００１４】この発明は、被試験メモリのメモリセル間
の干渉による影響等の解析を効率よく実施するため、論
理演算回路の論理をリアルタイムに切り換え、所望のメ
モリセルマトリックス領域で、データ反転ができる半導
体メモリ用試験パターン発生器の提供を目的とする。
の干渉による影響等の解析を効率よく実施するため、論
理演算回路の論理をリアルタイムに切り換え、所望のメ
モリセルマトリックス領域で、データ反転ができる半導
体メモリ用試験パターン発生器の提供を目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
に、この発明では、試験パターンを記述したマイクロプ
ログラムが格納され、実行時に前記マイクロプログラム
を解読して命令信号を送出するプログラム制御部１と、
プログラム制御部１の命令によりＸアドレスパターンＡ
とＹアドレスパターンＢを発生するアドレスパターン発
生部２と、プログラム制御部１の命令によりデータパタ
ーンを発生するデータパターン発生部３と、アドレスパ
ターン発生部２のＸアドレスパターンＡによりアクセス
され、あらかじめ被試験メモリのデータを反転すべき位
置に対応した位置に書き込んだ反転情報を出力するＸ反
転記憶回路４と、アドレスパターン発生部２のＹアドレ
スパターンＢによりアクセスされ、あらかじめ被試験メ
モリのデータを反転すべき位置に対応した位置に書き込
んだ反転情報を出力するＹ反転記憶回路５と、Ｘ反転記
憶回路４とＹ反転記憶回路５の出力を入力とし、論理選
択信号により選択された論理演算をする論理演算回路６
と、データパターン発生部３のデータパターンを論理演
算回路６の出力によって反転又は非反転をさせる反転回
路７と、アドレスパターン発生部２のアドレスパターン
から領域分割をするアドレスを選択するアドレス選択回
路８と、アドレス選択回路８で選択されたアドレスパタ
ーンによりアクセスされ、あらかじめ書き込んだ論理選
択情報を論理選択信号として論理演算回路６に出力する
論理選択記憶回路９とを備える。
に、この発明では、試験パターンを記述したマイクロプ
ログラムが格納され、実行時に前記マイクロプログラム
を解読して命令信号を送出するプログラム制御部１と、
プログラム制御部１の命令によりＸアドレスパターンＡ
とＹアドレスパターンＢを発生するアドレスパターン発
生部２と、プログラム制御部１の命令によりデータパタ
ーンを発生するデータパターン発生部３と、アドレスパ
ターン発生部２のＸアドレスパターンＡによりアクセス
され、あらかじめ被試験メモリのデータを反転すべき位
置に対応した位置に書き込んだ反転情報を出力するＸ反
転記憶回路４と、アドレスパターン発生部２のＹアドレ
スパターンＢによりアクセスされ、あらかじめ被試験メ
モリのデータを反転すべき位置に対応した位置に書き込
んだ反転情報を出力するＹ反転記憶回路５と、Ｘ反転記
憶回路４とＹ反転記憶回路５の出力を入力とし、論理選
択信号により選択された論理演算をする論理演算回路６
と、データパターン発生部３のデータパターンを論理演
算回路６の出力によって反転又は非反転をさせる反転回
路７と、アドレスパターン発生部２のアドレスパターン
から領域分割をするアドレスを選択するアドレス選択回
路８と、アドレス選択回路８で選択されたアドレスパタ
ーンによりアクセスされ、あらかじめ書き込んだ論理選
択情報を論理選択信号として論理演算回路６に出力する
論理選択記憶回路９とを備える。
【００１６】
【作用】次に、この発明による半導体メモリ用試験パタ
ーン発生器の構成を図１により説明する。図１の８はア
ドレス選択回路、９は論理選択記憶回路であり、その他
は図２と同じものである。すなわち、図１は図２にアド
レス選択回路８と論理選択記憶回路９を追加したもので
ある。
ーン発生器の構成を図１により説明する。図１の８はア
ドレス選択回路、９は論理選択記憶回路であり、その他
は図２と同じものである。すなわち、図１は図２にアド
レス選択回路８と論理選択記憶回路９を追加したもので
ある。
【００１７】アドレス選択回路８は、アドレスパターン
発生部２から発生されるＸアドレスパターンＡとＹアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＬを出力する。論理選択記憶回路９
は、実行前にあらかじめ書き込んだ論理選択情報をアド
レス選択回路８で選択されたアドレスパターンＬにより
アクセスされ、被試験メモリのメモリセルマトリックス
の任意領域で論理演算回路６の論理を選択する論理選択
信号Ｋを出力する。
発生部２から発生されるＸアドレスパターンＡとＹアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＬを出力する。論理選択記憶回路９
は、実行前にあらかじめ書き込んだ論理選択情報をアド
レス選択回路８で選択されたアドレスパターンＬにより
アクセスされ、被試験メモリのメモリセルマトリックス
の任意領域で論理演算回路６の論理を選択する論理選択
信号Ｋを出力する。
【００１８】論理演算回路６は、Ｘ反転記憶回路４から
のデータ反転情報ＦとＹ反転記憶回路５からのデータ反
転情報Ｇを受け、論理選択記憶回路９からの論理選択信
号Ｋによって選択される論理（例えば、「０」固定、
「１」固定、Ｘ、Ｙ、Ｘ ｏｒＹ、Ｘ ｎｏｒ Ｙ、Ｘ
ａｎｄ Ｙ、Ｘ ｎａｎｄ Ｙ、Ｘ ｅｏｒ Ｙ、Ｘ
ｅｎｏｒ Ｙ等）演算をすることにより、データ反転
情報Ｈを反転回路７へ出力する。反転回路７は、データ
パターン発生部３のデータパターンＣを論理演算回路６
からのデータ反転情報Ｈによって反転または非反転を行
いデータパターンＪを出力する。
のデータ反転情報ＦとＹ反転記憶回路５からのデータ反
転情報Ｇを受け、論理選択記憶回路９からの論理選択信
号Ｋによって選択される論理（例えば、「０」固定、
「１」固定、Ｘ、Ｙ、Ｘ ｏｒＹ、Ｘ ｎｏｒ Ｙ、Ｘ
ａｎｄ Ｙ、Ｘ ｎａｎｄ Ｙ、Ｘ ｅｏｒ Ｙ、Ｘ
ｅｎｏｒ Ｙ等）演算をすることにより、データ反転
情報Ｈを反転回路７へ出力する。反転回路７は、データ
パターン発生部３のデータパターンＣを論理演算回路６
からのデータ反転情報Ｈによって反転または非反転を行
いデータパターンＪを出力する。
【００１９】次に、図１の作用を図５〜図７により説明
する。試験を開始する前にあらかじめプログラム制御部
１に試験パターンを記述したマイクロプログラムと、Ｘ
反転記憶回路４の記憶回路４１とＹ反転記憶回路５の記
憶回路５１に、論理演算回路６の論理を考慮し、被試験
メモリ１０のデータ反転領域に対応したビット位置に反
転情報「１」を書き込む。
する。試験を開始する前にあらかじめプログラム制御部
１に試験パターンを記述したマイクロプログラムと、Ｘ
反転記憶回路４の記憶回路４１とＹ反転記憶回路５の記
憶回路５１に、論理演算回路６の論理を考慮し、被試験
メモリ１０のデータ反転領域に対応したビット位置に反
転情報「１」を書き込む。
【００２０】同時にアドレス選択回路８の選択回路８１
に被試験メモリ１０を領域分割１３するアドレスビット
を選択し、論理選択記憶回路９の記憶回路９１に領域分
割１３して、領域別に論理演算回路６の論理を選択しデ
ータ反転をする論理の種類１４を選択する論理選択情報
を書きむ。なお、１１は書き込みデータパターンの１つ
を示す。
に被試験メモリ１０を領域分割１３するアドレスビット
を選択し、論理選択記憶回路９の記憶回路９１に領域分
割１３して、領域別に論理演算回路６の論理を選択しデ
ータ反転をする論理の種類１４を選択する論理選択情報
を書きむ。なお、１１は書き込みデータパターンの１つ
を示す。
【００２１】動作時には、アドレスパターン発生部２と
データパターン発生部３により、プログラム制御部１か
らの命令で任意の試験パターンを発生させる。ただし、
データパターン発生部３に対しては、データ反転領域を
意識せずにパターンプログラムを作成する。例えば、図
５〜図７の例ではデータパターン発生部３は常に「０」
を出力するようなパターンプログラムを作成する。
データパターン発生部３により、プログラム制御部１か
らの命令で任意の試験パターンを発生させる。ただし、
データパターン発生部３に対しては、データ反転領域を
意識せずにパターンプログラムを作成する。例えば、図
５〜図７の例ではデータパターン発生部３は常に「０」
を出力するようなパターンプログラムを作成する。
【００２２】アドレスパターン発生部２により発生され
たＸアドレスパターンとＹアドレスパターンは被試験メ
モリ１０をアクセし、同時にそれぞれデコーダ４２・５
２を介して記憶回路４１・５１をアクセスする。また、
同時にアドレス選択回路８の選択回路８１で選択された
アドレスパターン（図５の例では、Ｘ３、Ｘ４、Ｙ３を
選択しているものとする。）によりデコーダ９２を介し
て記憶回路９１をアクセスする。
たＸアドレスパターンとＹアドレスパターンは被試験メ
モリ１０をアクセし、同時にそれぞれデコーダ４２・５
２を介して記憶回路４１・５１をアクセスする。また、
同時にアドレス選択回路８の選択回路８１で選択された
アドレスパターン（図５の例では、Ｘ３、Ｘ４、Ｙ３を
選択しているものとする。）によりデコーダ９２を介し
て記憶回路９１をアクセスする。
【００２３】その結果、記憶回路４１、５１によりアク
セスされたアドレスに対応する反転データＤｏｕｔｘ、
Ｄｏｕｔｙがそれぞれ出力される。また、記憶回路９１
よりアクセスされたアドレスに対応する論理選択データ
Ｄｏｕｔ ａｌｕ ｍｏｄｅが出力される。これらの反
転データＤｏｕｔｘ，Ｄｏｕｔｙは、論理演算回路６に
おいて、論理選択データＤｏｕｔ ａｌｕ ｍｏｄｅに
より論理をとらえ（図６のように、「０」固定、Ｙ、Ｘ
ｅｏｒ Ｙ、Ｘ、「１」固定、Ｘ、Ｙ、Ｘｅｎｏｒ
Ｙの論理がとられているものとする。）その結果で、反
転回路７においてデータパターン発生部３のデータパタ
ーンの反転または非反転をする。すなわち、記憶回路４
１・５１の内容が選択回路８１の内容で領域分割され、
記憶回路９１の内容で領域別に論理を選択し、図７に示
す場合、被試験メモリ１０のデータ反転領域に「１」を
書き込むことができる。
セスされたアドレスに対応する反転データＤｏｕｔｘ、
Ｄｏｕｔｙがそれぞれ出力される。また、記憶回路９１
よりアクセスされたアドレスに対応する論理選択データ
Ｄｏｕｔ ａｌｕ ｍｏｄｅが出力される。これらの反
転データＤｏｕｔｘ，Ｄｏｕｔｙは、論理演算回路６に
おいて、論理選択データＤｏｕｔ ａｌｕ ｍｏｄｅに
より論理をとらえ（図６のように、「０」固定、Ｙ、Ｘ
ｅｏｒ Ｙ、Ｘ、「１」固定、Ｘ、Ｙ、Ｘｅｎｏｒ
Ｙの論理がとられているものとする。）その結果で、反
転回路７においてデータパターン発生部３のデータパタ
ーンの反転または非反転をする。すなわち、記憶回路４
１・５１の内容が選択回路８１の内容で領域分割され、
記憶回路９１の内容で領域別に論理を選択し、図７に示
す場合、被試験メモリ１０のデータ反転領域に「１」を
書き込むことができる。
【００２４】
【発明の効果】この発明によれば、被試験メモリのメモ
リセルマトリックスの各メモリセル間の干渉による影響
等を試験する際に、任意領域で論理演算回路の論理を選
択することができるので、あらかじめアドレス選択回路
にプレート（メモリセルの集団）単位に領域分割するア
ドレスビットと、論理選択記憶回路にプレート単位に論
理演算回路の論理を選択する論理選択情報を登録するこ
とにより、プレート単位に各種試験パターンデータを供
給することができる。従来のように、全プレート同じ試
験パターンを供給するのでなく、プレート別に各種の試
験パターンを供給することができ、検査処理の効率を改
善できる。
リセルマトリックスの各メモリセル間の干渉による影響
等を試験する際に、任意領域で論理演算回路の論理を選
択することができるので、あらかじめアドレス選択回路
にプレート（メモリセルの集団）単位に領域分割するア
ドレスビットと、論理選択記憶回路にプレート単位に論
理演算回路の論理を選択する論理選択情報を登録するこ
とにより、プレート単位に各種試験パターンデータを供
給することができる。従来のように、全プレート同じ試
験パターンを供給するのでなく、プレート別に各種の試
験パターンを供給することができ、検査処理の効率を改
善できる。
【図１】この発明による半導体メモリ用試験パターン発
生器の構成図である。
生器の構成図である。
【図２】従来技術による半導体メモリ用試験パターン発
生器の構成図である。
生器の構成図である。
【図３】書き込みデータパターンを意図的に反転させる
試験パターンの例である。
試験パターンの例である。
【図４】図２の作用説明図である。
【図５】図１の作用説明図である。
【図６】図１の作用説明図である。
【図７】図１の作用説明図である。
１ プログラム制御部 ２ アドレスパターン発生部 ３ データパターン発生部 ４ Ｘ反転記憶回路 ５ Ｙ反転記憶回路 ６ 論理演算回路 ７ 反転回路 ８ アドレス選択回路 ９ 論理選択記憶回路
Claims (1)
- 【請求項１】 試験パターンを記述したマイクロプログ
ラムが格納され、実行時に前記マイクロプログラムを解
読して命令信号を送出するプログラム制御部(1) と、 プログラム制御部(1) の命令によりＸアドレスパターン
ＡとＹアドレスパターンＢを発生するアドレスパターン
発生部(2) と、 プログラム制御部(1) の命令によりデータパターンを発
生するデータパターン発生部(3) と、 アドレスパターン発生部(2) のＸアドレスパターンＡに
よりアクセスされ、あらかじめ被試験メモリのデータを
反転すべき位置に対応した位置に書き込んだ反転情報を
出力するＸ反転記憶回路(4) と、 アドレスパターン発生部(2) のＹアドレスパターンＢに
よりアクセスされ、あらかじめ被試験メモリのデータを
反転すべき位置に対応した位置に書き込んだ反転情報を
出力するＹ反転記憶回路(5) と、 Ｘ反転記憶回路(4) とＹ反転記憶回路(5) の出力を入力
とし、論理選択信号により選択された論理演算をする論
理演算回路(6) と、 データパターン発生部(3) のデータパターンを論理演算
回路(6) の出力によって反転又は非反転をさせる反転回
路(7) と、 アドレスパターン発生部(2) のアドレスパターンから領
域分割をするアドレスを選択するアドレス選択回路(8)
と、 アドレス選択回路(8) で選択されたアドレスパターンに
よりアクセスされ、あらかじめ書き込んだ論理選択情報
を論理選択信号として論理演算回路(6) に出力する論理
選択記憶回路(9) とを備えることを特徴とする半導体メ
モリ用試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19331392A JP3271307B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ用試験パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19331392A JP3271307B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ用試験パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612897A true JPH0612897A (ja) | 1994-01-21 |
| JP3271307B2 JP3271307B2 (ja) | 2002-04-02 |
Family
ID=16305831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19331392A Expired - Fee Related JP3271307B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ用試験パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271307B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19633097A1 (de) * | 1995-08-29 | 1997-03-06 | Foster Electric Co Ltd | Miniaturisierter elektroakustischer Wandler |
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| CN102798816A (zh) * | 2011-05-26 | 2012-11-28 | 上海复旦微电子集团股份有限公司 | 一种用于检测存储器译码电路的测试图形的生成方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4722226B2 (ja) | 2008-05-21 | 2011-07-13 | 株式会社アドバンテスト | パターン発生器 |
| US8868992B2 (en) * | 2009-12-31 | 2014-10-21 | Intel Corporation | Robust memory link testing using memory controller |
-
1992
- 1992-06-26 JP JP19331392A patent/JP3271307B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19633097A1 (de) * | 1995-08-29 | 1997-03-06 | Foster Electric Co Ltd | Miniaturisierter elektroakustischer Wandler |
| DE19633097C2 (de) * | 1995-08-29 | 1999-02-18 | Foster Electric Co Ltd | Miniaturisierter elektroakustischer Wandler |
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| CN102798816A (zh) * | 2011-05-26 | 2012-11-28 | 上海复旦微电子集团股份有限公司 | 一种用于检测存储器译码电路的测试图形的生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3271307B2 (ja) | 2002-04-02 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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