JPH0472931A - シンボルタイミング抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、ＴＤＭＡ　（Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　
Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　：時分割多元接続）
方式やデータの間欠受信方式など、データの周期的バー
スト受信信号を受信する受信復調回路に用いられ、バー
スト状の受信信号のシンボルタイミング抽出を安定に行
うシンボルタイミング抽出回路に関する。

（従来技術とその問題点） 周期的バースト受信を前提とする伝送システムの受信復
調回路に供されるシンボルタイミング抽出回路として、
従来は、例えばシンボルタイミングの同期動作をＰＬＬ
　（フェーズロックドループ）回路を用いた即時閉ルー
プで構成しシンボルタイミング抽出を行う手段か用いら
れている。

しかし、前記従来の方法では、一般に同期引込を目的と
したトレーニング信号をバースト信号の前縁部に付加す
る必要かあり情報の伝送効率が低下してしまう欠点があ
る。また、トレーニング信号を短くすると同期引込過渡
応答の影響が受信した信号の情報部分に現れるという問
題が生じる。

（発明の目的） 本発明は、前記従来の方法において生じる情報の伝送効
率の低下や同期引込過渡応答の影響の問題を取り除くと
ともに、安定したシンボルタイミング抽出動作を得るこ
とのできるシンボルタイミング抽出回路を提供すること
を目的とする。

（発明の構成） 第１図は本発明によるシンボルタイミング抽出回路の一
構成側口である。図において、１はディジタル変調がな
された周期的バースト信号を受信して非同期検波動作を
行う非同期検波回路である。

２は非同期検波回路ｌの検波出力と動作クロックパルス
とにより該検波出力の位相の変化点に従って動作クロッ
クパルスの同期動作を行うディジタルＰＬＬ　（ＤＰＬ
Ｌ）回路である。３はＤＰＬＬ回路２の同期動作におい
て得られるフレーム毎の各タイムスロットのタイミング
誤差情報が入力され、該タイミング誤差情報によって補
正された周波数制御量を一定周期の間記憶しながら、該
周波数制御量を前記一定周期毎に逐次出力する記憶回路
である。４は記憶回路３からの周波数制御量またはＤＰ
ＬＬ回路２からの周波数制御量によって周波数か制御さ
れる発振出力を動作クロックパルスとして前記ＤＰＬＬ
回路に供給するとともに、その分周出力をシンボルタイ
ミング出力として外部へ出力する周波数可変発振回路（
たとえばＶＣＯ，ＮＧＯなど）である。

第２図は本発明の一部である記憶回路３の構成側図であ
り、３１は減算器３２は周波数制御油量記憶回路（例え
ばＮ段のシフトレジスタ）である。

（作　用） 第３図は、第１図、第２図に示した本発明のシンボルタ
イミング抽出回路をＴＤＭＡ方式の受信装置に応用した
場合の動作を示すタイムチャー１・例であって、特にＴ
ＤＭＡのフレームのタイムスロット１（以下単にスロッ
トという）に注目した場合を示しである。図において、 ■は、非同期検波回路が任意のフレームのディジタル信
号を受信している状態を示している。

■は、フレームの各スロット（１−Ｎ）のシンボルタイ
ミングに誤差（△ｆ、）か存在することを示している。

■は、スロワｌ−１の誤差△ｆ１を検出しその値より周
波数制御量（ΔＦ＋）を生成することを示している。

■は、周波数制御量ΔＦ、を、次フレームのスロットｌ
を受信するまで記憶することを示している。

■は、前フレームで生成された周波数制御量ΔＦにより
周波数制御を行い、スロット１のシンボルタイミングの
抽出を行うことを示している。

以下に、この第３図を用いて第１図、第２図に示した構
成例に基づく本発明のシンボルタイミング抽出回路の動
作を詳細に説明する。

まず、非同期検波回路１にてスロワＩ□　１のディジタ
ル信号の非同期検波を行う。（第３図の■）次に、ＤＰ
ＬＬ回路２に非同期検波出力と周波数可変発振回路４か
らの動作クロックを入力し、スロットｌのシンボルタイ
ミング同期動作を行う。

このＤＰＬＬ回路２での同期動作は、クロックの切換え
、クロックへのパルスの追加消去、クロックの位相の切
換えもしくはそれらに相当するソフトウェア処理などに
よって公知の方法で実現することができる。

次に、前記スロット１のシンボルタイミング同期動作で
生・しるシンボルタイミング誤差△ｆ＋（第３図の■）
及び前記フレームスロット１て生じた該シンボルタイミ
ング誤差などから、次フレームのスロット１の周波数制
御量ΔＦ、を生成する（第３図の■）。具体例としては
、前記ＤＰＬＬ回路２の同期動作を動作クロックへのパ
ルス追加消去により行う場合、生じたパルス追加消去数
の平均値（シンボルタイミング誤差）及び該平均値に対
応するフレームの周波数制御量を減算器３１に入力し、
その差を次フレームでの周波数制御量として出力する回
路などが考えられるか、減算器に限らずＤＰＬＬ回路か
らの出力及び記憶されている周波数制御量を入力し、前
者によって後者を補正処理して新たな周波数制御量を生
成するものであれば何でも良い。

次に、次フレームスロット１の受信タイミングまで、前
記次フレームスロット１に対する周波数制御量として記
憶させる。（第３図の■）周波数制御量記憶回路３２の
例としては、Ｎ段のレジスタ（１）、　（２）・・・・
（Ｎ）を設け、それぞれに各スロットの周波数制御量を
記憶させるものなどがある。又、記憶している各スロッ
トの周波数制御量と各受信スロットとの同期のとり方と
しては、例えば前記周波数制御量記憶回路３２のレジス
タをシフトレジスタで構成し、各スロットの受信切換え
時にシフト動作させそのオーバーフロー出力をそれぞれ
のスロットの周波数制御量として逐次周波数可変発振回
路４へ供給するなどの方法がある。

次に、次フレームのスロット１の受信タイミングにて、
周波数可変発振回路４に、記憶回路３に記憶しておいた
次フレームのスロット１の周波数制御量、又はＤＰＬＬ
回路２から出力されるスロット１の最終時点での周波数
制御量のいずれかを入力し、発振周波数の制御を行い（
第３図の■）、ＤＰＬＬ回路２へ動作クロックとして供
給するとともに、その分周出力（シンボルタイミング出
力）にてスロット１のシンボルタイミング抽出を安定に
行う。

このＤＰＬＬ回路２へ供給する動作クロックは、周波数
可変発振回路４への入力に依存している。

その入力が記憶回路３に記憶されている周波数制御量（
前フレーム受信時に生成されたもの）の場合は直前に受
信していた当該スロット以外の他のスロットの制御周波
数に依存することがないので、同期引込過渡応答の影響
を取り除くことができる。

また、その入力がＤＰＬＬ回路２から出力される周波数
制御量の場合は従来と同様の即時閉ループ制御となり速
やかに同期動作が行われる。

この周波数可変発振回路４への入力の切換え例としては
、各スロットの受信開始時には記憶回路３に記憶された
周波数制御量にて制御を行って同期引込過渡応答の影響
を取り除き、その後はＤＰＬＬ回路２からの周波数制御
による制御に切換えて速やかに同期動作を行うことがで
きる。

以下、上記の動作がＴＤＭＡＤＭＡ−フレームて繰返さ
れる。他のスロット２〜Ｎに関しても同様の動作が、そ
れぞれ互いに１スロツトずつ遅延を持ちながら平行して
逐次行われている。

以上のように、本発明ではＴＤＭＡフレームのそれぞれ
対応するタイムスロット個別にタイミング同期動作、タ
イミング誤差検出１周波数制御量の記憶及び周波数制御
（シンボルタイミング抽出）を繰り返し行い、従来のよ
うな即時的閉ループのみの制御は行わない。従って、同
期動作において、過渡応答の影響が顕在化することがな
く安定な同期動作を実現することができる。

なお、以上はＴＤＭＡ方式の受信装置に本発明を用いた
場合の動作の説明であるが、間欠受信方式などデータの
周期的バースト受信の装置に応用した場合もまったく同
様の動作が行われることは明らかである。

（発明の効果） 以上詳細に説明したように、本発明によれば、各タイム
スロット毎に独立したタイミング抽出が可能になるので
、同期引込過渡応答の影響か受信信号の情報部分に現れ
ることがなくなり安定した同期動作を実現できるばかり
でなく、本来の情報伝送に関係のない冗長なトレーニン
グ信号などを省略することが可能となる。又、検出から
制御にいたる部分はソフトウェア化か容易となり、小型
化に適するなどの利点がある。

【図面の簡単な説明】

第１図は本発明によるシンボルタイミング抽出回路の一
構成側口、第２図は本発明による記憶回路３の構成側口
、第３図は本発明の動作フロー側口である。 １・・・非同期検波回路、２・・・ＤＰＬＬ回路、３・
・・記憶回路、４・・・周波数可変発振回路、３１・・
・減算器、３２・・・周波数可変発振回路。 代 理 人

Claims (1)

1. 【特許請求の範囲】 　ディジタル変調がなされた周期的バースト受信信号か
   らシンボルタイミングを抽出するために、該受信信号に
   対して非同期検波動作を行う非同期検波回路と、 該非同期検波回路の検波出力と動作クロックパルスとが
   入力され該検波出力の同期動作によって生ずるフレーム
   毎の各タイムスロットのタイミング誤差情報を出力する
   ディジタルＰＬＬ回路と、該ディジタルＰＬＬ回路から
   の前記タイミング誤差情報によって補正された周波数制
   御量を前記タイムスロット単位に逐次出力するとともに
   該出力によって次フレームの周波数制御量を補正して記
   憶する記憶回路と、 前記各タイムスロットの受信開始時には該記憶回路から
   の前記周波数制御量により発振周波数の制御を行いその
   後は前記ディジタルＰＬＬ回路からの出力により前記発
   振周波数の制御を行った発振出力を前記動作クロックパ
   ルスとして前記ディジタルＰＬＬ回路に供給するととも
   に、その分周出力を前記シンボルタイミングとして出力
   する周波数可変発振器と を備えたシンボルタイミング抽出回路。