JPH0473336B2 - - Google Patents
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- JPH0473336B2 JPH0473336B2 JP57078019A JP7801982A JPH0473336B2 JP H0473336 B2 JPH0473336 B2 JP H0473336B2 JP 57078019 A JP57078019 A JP 57078019A JP 7801982 A JP7801982 A JP 7801982A JP H0473336 B2 JPH0473336 B2 JP H0473336B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- synchronization
- output
- supplied
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はデジタルビデオ信号、デジタルオーデ
イオ信号等のデジタルデータ信号から、それに含
まれている所定周期の同期信号を検出する同期検
出回路に関する。
イオ信号等のデジタルデータ信号から、それに含
まれている所定周期の同期信号を検出する同期検
出回路に関する。
従来のデジタルVTRでは、同期信号パターン
が発生しないように符号変換を行なつて、同期検
出し易いように構成していたので、回路構成が複
雑、大規模となるばかりでなく、再生時に於いて
電源投入後等のリセツト期間では再生されたデジ
タルビデオ信号から同期検出回路によつて確実に
ブロツク同期信号が検出されるまでは、そのデジ
タルビデオ信号を捨てなければならず、データの
情報量の損失が大きかつた。
が発生しないように符号変換を行なつて、同期検
出し易いように構成していたので、回路構成が複
雑、大規模となるばかりでなく、再生時に於いて
電源投入後等のリセツト期間では再生されたデジ
タルビデオ信号から同期検出回路によつて確実に
ブロツク同期信号が検出されるまでは、そのデジ
タルビデオ信号を捨てなければならず、データの
情報量の損失が大きかつた。
斯る点に鑑み、本発明はデジタルデータ記録再
生装置等より再生時等に得られたデジタルデータ
の情報量の損失を、できるだけ小さく抑えること
ができ、且つ回路構成が簡単、小規模となる同期
検出回路を提案せんとするものである。
生装置等より再生時等に得られたデジタルデータ
の情報量の損失を、できるだけ小さく抑えること
ができ、且つ回路構成が簡単、小規模となる同期
検出回路を提案せんとするものである。
本発明による同期検出回路は、所定周期の同期
信号を含むデジタルビデオデータ信号が供給さ
れ、デジタルビデオデータ信号を記憶するデータ
メモリと、デジタルビデオデータ信号が供給さ
れ、同期信号を検出して同期検出信号を出力する
同期パターン検出回路と、その同期パターン検出
回路から出力される同期検出信号を順次記憶する
Ｎ−１個（Ｎ＝３，４，５，……）のメモリと、
同期パターン検出回路の出力信号と上記Ｎ−１個
のメモリの出力信号とが供給され、供給された信
号中に同期検出信号がＭ（Ｍ＜Ｎ）個以上存在す
る際に同期信号を出力する多数決回路と、多数決
回路の出力信号が供給され、多数決回路より第１
の同期信号が供給された時に、以後多数決回路
が、供給された信号中に上記同期検出信号が
M′（M′＜Ｍ）個以上存在する際に上記同期信号
を出力するように多数決回路を制御する制御回路
と、デジタルビデオデータ信号が多数決回路の応
答時間に対応する時間だけデータメモリ内に留ま
るようにデータメモリに書込みアドレス信号及び
読出しアドレス信号を供給するメモリ駆動回路
と、多数決回路の出力信号に基づいて、データメ
モリの出力信号を選択的に出力するスイツチ回路
とを備え、多数決回路から出力される同期信号と
スイツチ回路から出力されるデジタルビデオデー
タ信号を夫々出力信号として出力するようにした
ものである。
信号を含むデジタルビデオデータ信号が供給さ
れ、デジタルビデオデータ信号を記憶するデータ
メモリと、デジタルビデオデータ信号が供給さ
れ、同期信号を検出して同期検出信号を出力する
同期パターン検出回路と、その同期パターン検出
回路から出力される同期検出信号を順次記憶する
Ｎ−１個（Ｎ＝３，４，５，……）のメモリと、
同期パターン検出回路の出力信号と上記Ｎ−１個
のメモリの出力信号とが供給され、供給された信
号中に同期検出信号がＭ（Ｍ＜Ｎ）個以上存在す
る際に同期信号を出力する多数決回路と、多数決
回路の出力信号が供給され、多数決回路より第１
の同期信号が供給された時に、以後多数決回路
が、供給された信号中に上記同期検出信号が
M′（M′＜Ｍ）個以上存在する際に上記同期信号
を出力するように多数決回路を制御する制御回路
と、デジタルビデオデータ信号が多数決回路の応
答時間に対応する時間だけデータメモリ内に留ま
るようにデータメモリに書込みアドレス信号及び
読出しアドレス信号を供給するメモリ駆動回路
と、多数決回路の出力信号に基づいて、データメ
モリの出力信号を選択的に出力するスイツチ回路
とを備え、多数決回路から出力される同期信号と
スイツチ回路から出力されるデジタルビデオデー
タ信号を夫々出力信号として出力するようにした
ものである。
以下に図を参照して本発明をデジタルVTRに
適用した一実施例につき詳細に説明する。１は、
デジタルVTRにおいて再生時に再生された例え
ば並列８ビツトのNRZ変調方式のデジタルビデ
オ信号（所定周期のブロツク同期信号を含む）の
供給される入力端子である。その１ブロツクは例
えば216ビツトである。この入力端子１よりの再
生デジタルビデオ信号はデータメモリ２に供給さ
れて、書込み及び記憶される。データメモリ２よ
り読出されたデジタルビデオ信号は切換スイツチ
３を介して出力端子４に供給される。切換スイツ
チ３はその可動接点が出力端子４に接続され、そ
の一方の固定接点がデータメモリ２の出力側に接
続され、他方の固定接点が接地されている。
適用した一実施例につき詳細に説明する。１は、
デジタルVTRにおいて再生時に再生された例え
ば並列８ビツトのNRZ変調方式のデジタルビデ
オ信号（所定周期のブロツク同期信号を含む）の
供給される入力端子である。その１ブロツクは例
えば216ビツトである。この入力端子１よりの再
生デジタルビデオ信号はデータメモリ２に供給さ
れて、書込み及び記憶される。データメモリ２よ
り読出されたデジタルビデオ信号は切換スイツチ
３を介して出力端子４に供給される。切換スイツ
チ３はその可動接点が出力端子４に接続され、そ
の一方の固定接点がデータメモリ２の出力側に接
続され、他方の固定接点が接地されている。
６及び７は夫々書き込み及び読み出しアドレス
カウンタで、その出力はアドレススイツチ５を介
してデータメモリ２に供給される。１３は電源投
入時においてリセツト信号を発生するリセツト信
号発生回路であつて、これよりのリセツト信号が
カウンタ６，１４及び１６に供給される。尚、カ
ウンタ６，７及び１４は後述する同期パターン検
出回路１０より初めて同期パターンが検出された
ときクロツク信号の計数を開始する。
カウンタで、その出力はアドレススイツチ５を介
してデータメモリ２に供給される。１３は電源投
入時においてリセツト信号を発生するリセツト信
号発生回路であつて、これよりのリセツト信号が
カウンタ６，１４及び１６に供給される。尚、カ
ウンタ６，７及び１４は後述する同期パターン検
出回路１０より初めて同期パターンが検出された
ときクロツク信号の計数を開始する。
入力端子１に供給された再生デジタルビデオ信
号はデータメモリ２のカウンタ６の計数にて決る
アドレスに書き込まれる。又、この書き込みアド
レスカウンタ６よりのアドレス信号は合成器８に
供給されて、これより定数回路９よりの所定アド
レス数Ｋが差し引かれ、その差し引き出力たるア
ドレス信号が読み出しアドレスカウンタ７に供給
される。このＫは後述する多数決回路１１よりの
同期信号の入力端子１に供給されたデジタルビデ
オ信号中の同期信号に対する遅延量に対応したサ
ンプル数に応じた値に選定される。又、読み出し
アドレスカウンタ７には多数決回路１１より得ら
れた同期信号が供給されて、カウンタ７がセツト
され、そのときの合成器８よりのアドレス信号が
カウンタ７のスタートアドレスとされる。
号はデータメモリ２のカウンタ６の計数にて決る
アドレスに書き込まれる。又、この書き込みアド
レスカウンタ６よりのアドレス信号は合成器８に
供給されて、これより定数回路９よりの所定アド
レス数Ｋが差し引かれ、その差し引き出力たるア
ドレス信号が読み出しアドレスカウンタ７に供給
される。このＫは後述する多数決回路１１よりの
同期信号の入力端子１に供給されたデジタルビデ
オ信号中の同期信号に対する遅延量に対応したサ
ンプル数に応じた値に選定される。又、読み出し
アドレスカウンタ７には多数決回路１１より得ら
れた同期信号が供給されて、カウンタ７がセツト
され、そのときの合成器８よりのアドレス信号が
カウンタ７のスタートアドレスとされる。
所定間隔で同じパターンの同期信号が挿入され
たデジタルビデオ信号は入力端子１を介して同期
パターン検出回路１０に供給される。同期パター
ン検出回路１０は、供給されたデジタルビデオ信
号から例えば16ビツトのブロツク同期信号の所定
パターンに相当する信号（同期パターンと同じパ
ターンのノイズも含む）を検出することにより同
期信号を検出したと見なし、同期検出信号を出力
する。その同期検出信号（例えば１ビツトの信
号）は多数決回路１１に供給されると共に、Ｎ−
１個（Ｎを例えば17とすれば、Ｎ−１＝16と成
る）の同期メモリ（従つてメモリ容量は１ビツト
で良い）１２1〜１２N-1に供給されて１個ずつ順
次書き込まれて記憶される。１４はこれら同期メ
モリ１２1〜１２N-1にアドレス信号を供給すると
共に、同期パターン検出回路１０から順次供給さ
れる同期検出信号を所定のタイミングで順次同期
メモリ１２1〜１２N-1に記憶させ、その後、同期
メモリ１２1〜１２N-1に記憶されているデータが
同時に多数決回路１１に供給されるように同期メ
モリ１２1〜１２N-1の書込動作及び読出動作を制
御するアドレスカウンタである。
たデジタルビデオ信号は入力端子１を介して同期
パターン検出回路１０に供給される。同期パター
ン検出回路１０は、供給されたデジタルビデオ信
号から例えば16ビツトのブロツク同期信号の所定
パターンに相当する信号（同期パターンと同じパ
ターンのノイズも含む）を検出することにより同
期信号を検出したと見なし、同期検出信号を出力
する。その同期検出信号（例えば１ビツトの信
号）は多数決回路１１に供給されると共に、Ｎ−
１個（Ｎを例えば17とすれば、Ｎ−１＝16と成
る）の同期メモリ（従つてメモリ容量は１ビツト
で良い）１２1〜１２N-1に供給されて１個ずつ順
次書き込まれて記憶される。１４はこれら同期メ
モリ１２1〜１２N-1にアドレス信号を供給すると
共に、同期パターン検出回路１０から順次供給さ
れる同期検出信号を所定のタイミングで順次同期
メモリ１２1〜１２N-1に記憶させ、その後、同期
メモリ１２1〜１２N-1に記憶されているデータが
同時に多数決回路１１に供給されるように同期メ
モリ１２1〜１２N-1の書込動作及び読出動作を制
御するアドレスカウンタである。
多数決回路１１は、供給される各信号のレベル
を判別することにより、同期メモリ１２1〜１２N
−１から同時に供給される同期検出信号の個数を検
出し、この個数が多数決数Ｍ（Ｍ＜Ｎで、Ｍは例
えば12とする）に満たないときには、同期検出不
能信号を出力し、これによりスイツチ３の可動接
点は接地側固定接点に接続される。
を判別することにより、同期メモリ１２1〜１２N
−１から同時に供給される同期検出信号の個数を検
出し、この個数が多数決数Ｍ（Ｍ＜Ｎで、Ｍは例
えば12とする）に満たないときには、同期検出不
能信号を出力し、これによりスイツチ３の可動接
点は接地側固定接点に接続される。
多数決回路１１は同期パターン検出回路１０及
び同期メモリ１２1〜１２N-1よりの同期検出信号
の数が初めて多数決数Ｍ（Ｍ＜Ｎ）以上になつた
時に検出出力を発生し、同期検出不能信号の発生
を停止すると共に、出力端子１７に同期信号を供
給する。即ち、多数決回路１１は、所定パターン
の信号が所定の間隔で入力端子１に供給される割
合に応じて、同期検出不能信号を出力したり、そ
の出力を停止して検出出力を発生するようになさ
れている。この検出出力によつて計数開始・停止
制御回路１５が制御され、この制御出力によつて
基準同期信号発生回路としてのカウンタ１６がク
ロツク信号の計数を開始し、これより基準同期信
号（同期パターンを有しない）が発生して、多数
決回路１１に供給され、多数決回路１１の多数決
数Ｍをそれより小さな値Ｍ（例えば４とする）に
変更される。又、同期検出不能信号の発生停止に
より、スイツチ３の可動接点はデータメモリ２側
の固定接点に切換えられ、データメモリ２よりの
デジタルデータ信号が出力端子４に供給される。
び同期メモリ１２1〜１２N-1よりの同期検出信号
の数が初めて多数決数Ｍ（Ｍ＜Ｎ）以上になつた
時に検出出力を発生し、同期検出不能信号の発生
を停止すると共に、出力端子１７に同期信号を供
給する。即ち、多数決回路１１は、所定パターン
の信号が所定の間隔で入力端子１に供給される割
合に応じて、同期検出不能信号を出力したり、そ
の出力を停止して検出出力を発生するようになさ
れている。この検出出力によつて計数開始・停止
制御回路１５が制御され、この制御出力によつて
基準同期信号発生回路としてのカウンタ１６がク
ロツク信号の計数を開始し、これより基準同期信
号（同期パターンを有しない）が発生して、多数
決回路１１に供給され、多数決回路１１の多数決
数Ｍをそれより小さな値Ｍ（例えば４とする）に
変更される。又、同期検出不能信号の発生停止に
より、スイツチ３の可動接点はデータメモリ２側
の固定接点に切換えられ、データメモリ２よりの
デジタルデータ信号が出力端子４に供給される。
多数決回路１１に供給される同期検出信号の数
が変更された多数決数M′より多いときは、多数
決回路１１から出力端子１７に連続して同期信号
が供給される。
が変更された多数決数M′より多いときは、多数
決回路１１から出力端子１７に連続して同期信号
が供給される。
多数決回路１１に入力された同期検出信号の個
数が上述の変更された多数決数M′に満たなくな
つたときは、多数決回路１１は同期検出不能信号
を出力し、これにより計数開始・停止制御回路１
５を制御して、基準同期信号発生回路１６よりの
基準同期信号の発生を停止せしめて多数決回路１
１の多数決数をＭに戻すと共に、データメモリ２
側であつた切換スイツチ３の可動接点を接地側に
切り換えて、出力端子４にデジタルビデオ信号が
得られないようにする。
数が上述の変更された多数決数M′に満たなくな
つたときは、多数決回路１１は同期検出不能信号
を出力し、これにより計数開始・停止制御回路１
５を制御して、基準同期信号発生回路１６よりの
基準同期信号の発生を停止せしめて多数決回路１
１の多数決数をＭに戻すと共に、データメモリ２
側であつた切換スイツチ３の可動接点を接地側に
切り換えて、出力端子４にデジタルビデオ信号が
得られないようにする。
上述においてはデジタルデータ信号としてデジ
タルビデオ信号の場合について述べたが、デジタ
ルオーデイオ信号等他のデジタルデータ信号も可
能である。
タルビデオ信号の場合について述べたが、デジタ
ルオーデイオ信号等他のデジタルデータ信号も可
能である。
上述せる本発明同期検出回路によれば、デジタ
ルデータ記録再生装置等より再生時等に得られた
デジタルデータ信号から、完全に同期信号が得ら
れなくても、ある程度以上の確率をもつて同期信
号が得られるときは、そのデジタルデータ信号を
活用するようにしたので、デジタルデータの情報
損失をできるだけ小さく抑えることができると共
に、回路構成が簡単、小規模となる。
ルデータ記録再生装置等より再生時等に得られた
デジタルデータ信号から、完全に同期信号が得ら
れなくても、ある程度以上の確率をもつて同期信
号が得られるときは、そのデジタルデータ信号を
活用するようにしたので、デジタルデータの情報
損失をできるだけ小さく抑えることができると共
に、回路構成が簡単、小規模となる。
又、本発明によれば、同期パターン検出回路に
て検出された信号を順次記憶するＮ−１個（Ｎ＝
３，４，５，……）のメモリから供給された信号
中に同期検出信号がＭ（Ｍ＜Ｎ）個以上存在する
際に多数決回路が同期信号を出力し、この多数決
回路より第１の同期信号が供給された時に、以後
多数決回路が、供給された信号中に同期検出信号
がM′（M′＜Ｍ）個以上存在する際に同期信号を
出力するように多数決回路を制御するようにして
いるので、例えば、デジタルデータ記録再生装置
等より再生されたデジタルビデオ信号から同期信
号を検出し始める際には、ノイズを同期信号とし
て誤判別してしまうことがなく正確に同期信号を
検出して出力することができる。
て検出された信号を順次記憶するＮ−１個（Ｎ＝
３，４，５，……）のメモリから供給された信号
中に同期検出信号がＭ（Ｍ＜Ｎ）個以上存在する
際に多数決回路が同期信号を出力し、この多数決
回路より第１の同期信号が供給された時に、以後
多数決回路が、供給された信号中に同期検出信号
がM′（M′＜Ｍ）個以上存在する際に同期信号を
出力するように多数決回路を制御するようにして
いるので、例えば、デジタルデータ記録再生装置
等より再生されたデジタルビデオ信号から同期信
号を検出し始める際には、ノイズを同期信号とし
て誤判別してしまうことがなく正確に同期信号を
検出して出力することができる。
又、本発明によれば、一旦同期信号が検出され
た後は、供給された信号中に同期検出信号が
M′（M′＜Ｍ）個以上存在する際に同期信号を出
力するように多数決回路を制御するようにしてい
るので、同期信号にのるノイズが多少多くても連
続してデジタルビデオ信号及び同期信号を出力す
ることができ、デジタルビデオデータの損失を小
さくできるといつた格別の効果がある。
た後は、供給された信号中に同期検出信号が
M′（M′＜Ｍ）個以上存在する際に同期信号を出
力するように多数決回路を制御するようにしてい
るので、同期信号にのるノイズが多少多くても連
続してデジタルビデオ信号及び同期信号を出力す
ることができ、デジタルビデオデータの損失を小
さくできるといつた格別の効果がある。
更に、本発明によれば、データメモリに供給さ
れたデジタルビデオデータ信号が多数決回路の応
答時間に対応する時間だけデータメモリ内に留ま
るようにデータメモリに書込みアドレス信号及び
読出しアドレス信号を供給するメモリ駆動回路を
備えているので、デジタルビデオ信号から同期信
号を検出し始める際に、多数決回路が多数決をと
るのにかかる応答時間に対応する時間にデジタル
データ記録再生装置等により再生されたデジタル
ビデオ信号はデジタルメモリ内に記憶されている
ので、デジタルビデオ信号から同期信号を検出し
始める際にもデジタルビデオデータの損失を小さ
くできるといつた格別の効果がある。
れたデジタルビデオデータ信号が多数決回路の応
答時間に対応する時間だけデータメモリ内に留ま
るようにデータメモリに書込みアドレス信号及び
読出しアドレス信号を供給するメモリ駆動回路を
備えているので、デジタルビデオ信号から同期信
号を検出し始める際に、多数決回路が多数決をと
るのにかかる応答時間に対応する時間にデジタル
データ記録再生装置等により再生されたデジタル
ビデオ信号はデジタルメモリ内に記憶されている
ので、デジタルビデオ信号から同期信号を検出し
始める際にもデジタルビデオデータの損失を小さ
くできるといつた格別の効果がある。
図は本発明の一実施例を示すブロツク線図であ
る。 ２はデータメモリ、６及び７は夫々書き込み及
び読み出しアドレスカウンタ、１０は同期パター
ン検出回路、１１は多数決回路、１２1〜１２Nは
同期メモリ、１３はリセツト信号発生回路、１５
は計数開始停止制御回路、１６は基準同期信号発
生回路である。
る。 ２はデータメモリ、６及び７は夫々書き込み及
び読み出しアドレスカウンタ、１０は同期パター
ン検出回路、１１は多数決回路、１２1〜１２Nは
同期メモリ、１３はリセツト信号発生回路、１５
は計数開始停止制御回路、１６は基準同期信号発
生回路である。
Claims (1)
- １ 所定周期の同期信号を含むデジタルビデオデ
ータ信号が供給され、上記デジタルビデオデータ
信号を記憶するデータメモリと、上記デジタルビ
デオデータ信号が供給され、上記同期信号を検出
して同期検出信号を出力する同期パターン検出回
路と、該同期パターン検出回路から出力される上
記同期検出信号を順次記憶するＮ−１個（Ｎ＝
３，４，５，……）のメモリと、上記同期パター
ン検出回路の出力信号と上記Ｎ−１個のメモリの
出力信号とが供給され、供給された信号中に上記
同期検出信号がＭ（Ｍ＜Ｎ）個以上存在する際に
上記同期信号を出力する多数決回路と、上記多数
決回路の出力信号が供給され、上記多数決回路よ
り第１の同期信号が供給された時に、以後上記多
数決回路が、供給された信号中に上記同期検出信
号がM′（M′＜Ｍ）個以上存在する際に上記同期
信号を出力するように上記多数決回路を制御する
制御回路と、上記デジタルビデオデータ信号が上
記多数決回路の応答時間に対応する時間だけ上記
データメモリ内に留まるように上記データメモリ
に書込みアドレス信号及び読出しアドレス信号を
供給するメモリ駆動回路と、上記多数決回路の出
力信号に基づいて、上記データメモリの出力信号
を選択的に出力するスイツチ回路とを備え、上記
多数決回路から出力される同期信号と上記スイツ
チ回路から出力される上記デジタルビデオデータ
信号を夫々出力信号として出力するようにしたこ
とを特徴とする同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078019A JPS58195340A (ja) | 1982-05-10 | 1982-05-10 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078019A JPS58195340A (ja) | 1982-05-10 | 1982-05-10 | 同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195340A JPS58195340A (ja) | 1983-11-14 |
| JPH0473336B2 true JPH0473336B2 (ja) | 1992-11-20 |
Family
ID=13650082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078019A Granted JPS58195340A (ja) | 1982-05-10 | 1982-05-10 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195340A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2156189B (en) * | 1984-03-15 | 1988-01-06 | Gen Electric | Digital word synchronizing arrangements |
| JPH04192828A (ja) * | 1990-11-27 | 1992-07-13 | Fujitsu Ltd | ワードインタリーブ方式における同期方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119555A (en) * | 1980-02-25 | 1981-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Multiprocessing type signal processing circuit |
-
1982
- 1982-05-10 JP JP57078019A patent/JPS58195340A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195340A (ja) | 1983-11-14 |
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