JPH0473690A

JPH0473690A - マイクロコンピュータ

Info

Publication number: JPH0473690A
Application number: JP2224301A
Authority: JP
Inventors: Takashi Tsukamoto; 隆志塚本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-09-22
Filing date: 1990-08-28
Publication date: 1992-03-09
Anticipated expiration: 2016-04-23
Also published as: GB2237435A; GB9020397D0; GB2237435B; JP3158419B2; HK25497A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明はメロディ発生機能を有するマイクロコンピュ
ータ、特にそのメロディの演奏制御に関する。

［従来の技術］従来のメロディ発生機能を有するマイクロコンピュータ
においては、メロディ発生装置としては主として音程発
生装置だけを有し、その制御はマイクロコンピュータを
制御するプログラムを記憶した記憶装置に記憶された、
メロディ発生用の制御プログラムにより行なわれていた
。

［発明が解決しようとする課題］このため、従来のこの種のマイクロコンピュータは次の
ような課題を有する。

（１）メロディの発生には多量の制御プログラムを必要
とするため、マイクロコンピュータのそれ自体の制御も
含めると多量のプログラムを格納することができる大容
量の記憶装置を必要とする。このことは、システムのコ
ストアップにつながる。

（２）メロディ演奏中は他の制御を行なうことは難しく
、そのため、システム外部からの要求に対し、即座に応
答することができない。即ち、長いメロディを演奏する
ことはできない。

この発明の目的は、このような課題を解決するためにな
されたものであり、低価格でかっ、メロディ演奏中でも
外部からの要求に即座に応答することのできるマイクロ
コンピュータを提供することにある。

［課題を解決するための手段］この発明のマイクロコンピュータは、種々のデータ処理
を行なうＣＰＵと、メロディ信号を出力するメロディ発
生装置と、ＣＰＵに入出力されるデータを転送するデー
タバスとを有する。

そして、メロディ発生装置は、音階データ、音符長デー
タ及び演奏メロディ終了の有無を示すエンドデータを少
な（とも含むメロディデータを記憶するメロディデータ
記憶装置と、メロディデータの音階データに基づいて音
階を発生する音階発生装置と、メロディデータの音符長
データに基づいて音符長さ信号を発生する音符長発生装
置と、ＣＰＵからの初期アドレス信号を入力してその初
期アドレス信号をメロディデータ記憶装置の読み出しア
ドレスとして供給すると共に、その初期アドレス信号に
続くアドレスを音符長信号に基づいたタイミングでメロ
ディデータ記憶装置のアドレス信号として出力するアド
レス指定装置とを有する。

また、メロディ発生装置は、上記の構成に加えて、メロ
ディデータ記憶装置のエンドデータ及び音符長発生装置
の音符長信号に基づいてメロディ終了信号を出力する曲
終了信号発生回路と、メロディ終了信号を入力するとＣ
ＰＵに対してメロディ終了割り込み信号を送出する割り
込み発生回路と、ＣＰＵからメロディ発生装置の演奏開
始又は停止を指示するメロディ制御信号を少なくとも入
力すると共にメロディ終了信号を入力し、演奏開始指令
信号の入力によりメロディ発生装置を構成する各装置の
作動を開始させ、演奏停止指令信号及び前記メロディ終
了信号によりその作動を停止させる制御装置とを有する
。

また、アドレス指定装置は、ＣＰＵから初期アドレス信
号が設定されるアドレスレジスタと、このアドレスレジ
スタの初期アドレス信号をプリセット値としてセットし
、音符長信号に基づいた信号が入力する度にカウントア
ツプ（又はカウントダウン）していくアドレスカウンタ
とから構成されている。

また、制御装置は、ＣＰＵからメロディ発生装置の演奏
開始又は停止を指示するメロディ制御信号を少なくとも
入力して設定するメロディ制御レジスタと、メロディ終
了信号を入力し、演奏開始指令信号の入力によりメロデ
ィ発生装置を構成する各装置の作動を開始させ、演奏停
止指令信号及び前記メロディ終了信号によりその作動を
停止させるオン／オフ制御回路とを有する。

また、ＣＰＵは割り込み信号が入力すると、予め設定さ
れている複数の曲目の先頭アドレスに対応したアドレス
信号をアドレスレジスタに送り出す。

そして、この発明のマイクコンピュータは、ＣＰＵ、デ
ータバス及びメロディ発生装置の上述の全ての装置が、
ワンチップ上に構成される。

ところで、メロディ制御レジスタ及びアドレス設定レジ
スタの一方又は双方は、ＣＰＵの制御する記憶装置と同
一のアドレス空間内にある記憶装置として構成されても
よい。

また、アドレスレジスタは、メロディの演奏順序に従っ
たメロディデータ記憶装置の複数のアドレスを格納し、
メロディ終了が入力する度にその順序に従ったアドレス
をアドレスカウンタにプリセット値としてセットさせる
演奏順序記憶装置を有する構成にしてもよい。

更に、この発明のマイクロコンピュータは、メロディデ
ータ記憶装置からのメロディデータと前記データバスか
らのメロディデータとが入力してＣＰＵの指令に基づい
ていずれか一方を選択し出力するデータ選択装置と、こ
のデータ選択装置からのメロディデータを入力し、一時
記憶した後に音階発生装置に音階データを出力し、音符
長発生装置に音符長データを出力する一時記憶装置とを
有する。

［作　用］この発明においては、当初ＣＰＵからの初期アドレス信
号に基づいてメロディデータ記憶装置からメロディデー
タが読み出され、そして、音程発生装置はメロディデー
タの音階データに基づいて音程信号を発生し、演奏動作
をする。そして、音符長発生装置はメロディデータの音
符長データに基づいて音符長信号を発生し、アドレス指
定装置はその信号に基づいてアドレス指定装置のアドレ
スを更新させてメロディデータ記憶装置からメロディデ
ータを順次読み出していき、音程発生装置はその音階デ
ータに基づいて音程信号を発生し、演奏動作をさせる。

また、曲終了信号発生装置はメロディデータ記憶装置か
らのエンドデータ及び前記音符長発生装置からの音符長
信号に基づいてメロディ終了信号を出力し、割り込み発
生装置はメロディ終了信号を入力するとＣＰＵに対して
メロディ終了割り込み信号を送出する。

制御装置はＣＰＵからの演奏開始指令信号の入力により
メロディ発生装置を構成する各装置の作動を開始させ、
演奏停止指令信号及び前記メロディ終了信号によりその
作動を停止させる。

また、アドレス指定装置においては、アドレスレジスタ
はＣＰＵから初期アドレス信号が設定され、アドレスカ
ウンタはこのアドレスレジスタの初期アドレス信号をプ
リセット値としてセットし、音符長信号に基づいた信号
が入力する度にカウントアツプ（カウントダウン）して
メロディデータ記憶装置の読み出しアドレスを更新して
いく。

また、制御装置において、メロディ制御レジスタはＣＰ
Ｕからメロディ発生装置の演奏開始又は停止を指示する
メロディ制御信号を入力して設定し、オン／オフ制御回
路は演奏開始指令信号の入力によりメロディ発生装置を
構成する各装置の作動を開始させ、演奏停止指令信号及
びメロディ終了信号によりその作動を停止させる。

また、ＣＰＵは割り込み信号が入力すると、予め設定さ
れている複数の曲目の先頭アドレスに対応したアドレス
信号をアドレスレジスタに送り出す。これにより複数の
曲目が順次連続して演奏されることになる。

また、アドレスレジスタが演奏順序記憶装置を有する場
合には、メロディ終了が入力する度にその順序に従った
アドレスをアドレスカウンタにプリセット値としてセッ
トさせる。従って、複数の曲目が順次連続して演奏され
ることになるが、その間ＣＰＵが演奏曲目に対応してア
ドレスの入力を必要とせず、ＣＰＵの負担が軽くなる。

更に、この発明において、データ選択装置はメロディデ
ータ記憶装置からのメロディデータとデータバスからの
メロディデータとが入力してＣＰＵの指令に基づいてい
ずれか一方を選択し出力し、一時記憶装置は音階発生装
置に音階データを出力し、音符長発生装置に対して音符
長データを出力する。このようにメロディデータ記憶装
置からのメロディデータとデータバスからのメロディデ
ータとを適宜利用することができるので、自由度の高い
メロディを演奏することができる。

［実施例コ第１図はこの発明の一実施例に係るマイクロコンピュー
タのハード構成を示すブロック図である。

マイクロコンピュータＩＯは、ＣＰＵ１２、ＲＯＭＩ４
、発振回路１Ｂ、システムリセット制御回路１８、ＲＡ
Ｍ２０、メロディ発生装置２２、割り込み発生器２４、
入出力ボート２６、出力ボート２８、データバス３０、
アドレスバス３２、割り込み制御線３４、選択制御線３
６等から構成されている。なお、このマイクロコンピュ
ータには他の構成、例えばＬＣＤドライバ、計時タイマ
、ストップウォッチタイマ、アナログコンパレータ等を
含んでいるが、この発明に直接関係がないので省略しで
ある。

第２図はメロディ発生装置２２の詳細を示したブロック
図である。メロディアドレス設定レジスタ（以下アドレ
スレジスタという）１０２はメロディデータ記憶装置（
以下メロディＲＯＭというン１０Ｂに記憶されているメ
ロディの開始アドレスを設定する。つまり、ＣＰ　Ｕ　
１２の命令に基づいてデータバス３０を介してメロディ
の開始アドレスを書き込み或いは読み出しをすることが
できる。

メロディアドレスカウンタ（以下アドレスカウンタとい
う）１０４はメロディＲＯＭ　１０６のアドレスバス１
０５を介してメロディＲＯＭ　１０Ｂのアドレスを指定
するカウンタであり、アドレス増加信号１１７をカウン
トし、１カウント毎にメロディＲＯＭ　１０Ｂのアドレ
スを１番地ずつ進める機能をもっている。また、アドレ
スレジスタ１０２に設定されたメロディ開始アドレスは
、必要に応じてメロディアドレスバス１０３を介してア
ドレスカウンタ１０４に書き込まれる。メロディＲＯＭ
　１０Ｂが、一つのアドレスに書き込まれるデータの形
式が次に実行されるアドレスを含む記憶装置であれば、
このアドレスカウンタ１０４は必要ない。

メロディＲＯＭ　１０Ｇは発生すべきメロディの情報の
内、少なくとも音階、音符長、メロディ終了の情報を記
憶している。

第３図はメロディＲＯＭ　１０Ｂに格納されている１音
符のデータフォーマットを示す説明図である。

図示のように、エンドデータ、音程アドレスデータ、音
符長データ及びアタックデータから構成されている。音
符長データは音符長データバス１１５に、また、音階ア
ドレスデータは音階データバス１１Ｂに出力される。

曲終了信号発生回路１０８はメロディＲＯＭ　１０Ｂか
らのエンドデータを入力した後音符長発生回路１１Ｂか
らのアドレス増加信号１１７を入力すると、そのメロデ
ィの演奏が終了したものとしてメロディ終了信号を１０
９を発生し、制御回路１１０及びメロディ割込み発生回
路１１Ｂに出力する。

第４図は制御回路１１０の構成を示したブロック図であ
る。この制御回路１１０は、各種の制御データ、例えば
メロディの開始、停止の情報等を格納するメロディ制御
レジスタ１４０と、メロディ−終了信号に基づいてオン
／オフ制御されるオン／オフ制御回路１４２とから構成
されている。メロディ制御レジスタ１４０はデータバス
３０に接続されており、ＣＰＵ１２の命令により書き込
み、読み出しが制御される。メロディ制御レジスタ１４
０のＭＥＬＣレジスタの出力はメロディ−終了信号と共
にオン／オフ制御回路１４２に入力し、そしてオン／オ
フ制御回路１４２からオン制御信号又はオフ制御信号が
出力する。また、ＴＥＭＰレジスタからはテンポ制御信
号が出力し、ＣＬＫＣＯレジスタ及びＣＬＫＣＩレジス
タからは演奏速度制御信号が出力される。

分周回路１１２は制御回路１１０からの演奏速度制御信
号を入力すると共に、ゲート回路１２０を介して入力さ
れるクロック信号を入力して、このクロック信号を演奏
速度制御信号に基づいて分周して分周信号を出力する。

ここで、ゲート回路１２０には制御回路１１０からのオ
ン・オフ制御信号がゲート制御信号として入力しており
、ゲート信号がオフの時には分周回路１１２にはクロッ
ク信号が供給されず、従って演奏は行われないことにな
る。

テンポ発生回路１１４は、分周回路１１２からの分周出
力と制御回路１１０からのテンポ制御信号が入力して、
テンポ制御信号に対応した周波数のクロック信号を生成
して音符長発生回路■ｌＢに出力する。

音符長発生回路１１６は、音符長データバス１１５から
の音符長データとクロック信号とを入力して音符長信号
を発生する。即ち、音符データに相当する時間を経過す
る度にアドレス増加信号１１７をアドレスカウンタ１０
４及び曲終了信号発生回路１０８に出力する。この音符
長発生回路１１１１は、音符長データバス１１５をセッ
ト信号とするカウント値設定可能なカウンタ（プリセッ
タブルカウンタ）で構成し、テンポ発生回路１１４から
のクロック信号が入力する度にカウントアツプしてプリ
セット値に達したらアドレス増加信号１１７を出力する
。

曲終了信号発生回路１０８はメロディデータのエンドデ
ータが“１”にセットされていることを検出した後、ア
ドレス増加信号１１７を入力したタイミングで上述の曲
終了信号１０９をメロディ割込み発生回路１１８及び制
御回路１１０に出力する。メロディ割込み発生回路１１
Ｂはメロディ終了時に曲終了信号発生回路１０８から出
力されるメロディ終了信号１０９を受け、メロディ終了
割り込み信号１１９を割込み発生装置２４に出力する。

音階ＲＯＭ　１２２にはメロディＲＯＭ　１０Ｂに記憶
された音階アドレスデータが音階データバス１２１を介
してアドレス信号として入力してそのアドレス信号に対
応した種々の音階が読み出されて音程データバス１２５
を介して音程発生回路１２Ｂに出力する。音程発生回路
１２Ｂは音程データバス１２５からの音程データを設定
値とするカウント値設定可能なカウンタ（プリセッタブ
ルカウンタ）で構成される。周波数逓倍回路１２４はゲ
ート回路１２０を介してクロック信号を入力してそれを
逓倍して音程発生装置１２Ｂに出力する。メロディ出力
制御回路１２８は音程発生回路１２Ｂの出力即ち音程出
力を増幅してメロディ出力１２９として出力する。そし
て、このメロディ出力１２９は演奏器具（図示せず）に
演奏動作をさせる。

この実施例のマイクロコンピュータは上述のように構成
されており、例えば次に示すようなメロディの制御をＣ
ＰＵ１２の負荷を少なくして実行することができる。

（ａ）１曲演奏モード（一連のメロディを１回自動演奏
）（ｂ）連続演奏モード（一連のメロディを繰り返し自動
演奏又は複数の一連のメロディを組み合わせて１つのメ
ロディを演奏）（ｅ）強制演奏モード（演奏途中メロディの強制メロデ
ィ変更又は停止）それぞれの演奏方法について以下に詳細に示す。

（ａ）１曲演奏モード；第５図はこの演奏モードにおけるＣＰＵ１２の動作を示
すフローチャートである。なお、メロディＲＯＭ　１０
Ｂの一部には、一連のメロディが構成されるように、連
続したアドレスにそのメロディを構成する音符の情報（
第３図参照）を書き込まれているものとする（このこと
は後述する演奏モードにおいても同様であるものとする
）。

（１）ＣＰＵ１２の命令によりアドレスレジスタ】０２
に演奏希望メロディのメロディＲＯＭ　１０Ｂにおける
メロディ開始アドレス（一連のメロディの最初の音符に
関する情報が書き込まれているアドレス）をセットする
。

（２）ＣＰＵ１２の命令により制御回路１１０のＭＥＬ
Ｃレジスタにメロディ開始情報である“１°をセットす
る。このメロディ開始情報はオン／オフ制御回路１４２
を介して演奏開始信号として出力される。そして、例え
ばゲート回路１２０を開いてクロック信号が分周囲路１
１２及び周波数逓倍回路１２４に出力する。また、アド
レスレジスタ１０２に設定されたメロディ開始アドレス
がアドレスカウンタ１０４に書き込まれ、その結果メロ
ディＲＯＭ　１０Ｂのアドレスは演奏希望メロディの開
始アドレスに設定され、そのアドレスに書き込まれてい
るメロディデータに基づいてメロディ演奏が開始される
。

指定されたアドレスの音階アドレスデータが音階ＲＯＭ
　１２２に出力してそのアドレスデータに応じたアドレ
スの音階信号が音階ＲＯＭ　１２２から読み出され、そ
して音階データバス１２５を介して音程発生回路１２Ｂ
に入力する。そして、音程発生回路１２６は音階信号を
音程信号とて出力し、その出力がメロディ出力制御回路
１２８で増幅されてメロディ出力１２９として出力し、
演奏がなされる。

また、指定されたアドレスに記憶されている音符長デー
タは音符長発生回路１１Ｂに入力してセットされ、そし
てその音符長データをテンポ発生回路１１４からのクロ
ック信号に基づいてカウントダウンして零になると（或
いはカウントアツプしてその音符長データに相当する値
に達すると）アドレス増加信号１１７を仕方する。アド
レスカウンタ１０４はそれを受けてメロディＲＯＭ　１
０Ｂのアドレスを１番地進める。

この動作を繰り返してメロディＲＯＭ　１０Ｂに記憶さ
れている一連のメロディがマイクロコンピュータの関与
無しに自動的に演奏される。

（３）一連のメロディが終了するまでに、ＣＰＵ１２の
命令により制御装置１１０のＭＥＬＣレジスタに演奏停
止情報である“０＃をセットしておく。

第６図はこの時のタイミングチャートである。

この０”をセットした時点では、オン／オフ制御回路１
４２にまだメロディ終了信号１０９が入力されないため
、演奏は停止されない。

（４）アドレスカウンタ１０４により指定されたアドレ
スのメロディＲＯＭ　１０Ｂのメロディデータのエンド
データに“１″がセットされていると、そのデータが一
連のメロディの最終音符アドレスであるとして、曲終了
信号発生回路１０Ｂは音符発生回路１１Ｇからのアドレ
ス増加信号１１７を入力したタイミング、すなわち最終
音符を演奏終了したタイミングでメロディ終了信号１０
９を出力する。

その結果、オン／オフ制御回路１４２はメロディ終了信
号１０９を人力して演奏を停止させる演奏停止信号を発
生させて、メロディ発生装置２２に含まれる上述の各装
置を停止させる。また同時に、メロディ割り込み発生回
路１１８ではメロディ終了信号１０９を受けてＣＰＵ１
２にメロディ終了を知らせるメロディ終了割り込み信号
１１９を発生する。

このメロディ終了割り込み信号１１９は割り込み発生回
路２４を介してＣＰＵ１２に入力し、割り込みが許可さ
れると、ＣＰＵ１２においてメロディサブルーチンにジ
ャンプして割り込みフラグを読みだしてクリアし、次に
イネーブルにしてリターンする。

以上のようにＣＰ　Ｕ　１２の命令によりアドレスレジ
スタ１０２に演奏希望メロディの開始アドレスを設定し
、制御回路１１０のＭＥＬＣレジスタにメロディの開始
情報又は停止情報を書き込むだけで、演奏希望メロディ
が自動的に演奏され、終了するので、ＣＰＵ１２のメロ
ディ演奏に対する負荷は非常に小さいものとなる。

（ｂ）連続演奏モード；第７図はこの連続演奏モードにおけるＣ　Ｐ　Ｕ　１２
の動作を示すフローチャートである。

（ｂ−１）一連のメロディを繰り返し自動演奏する場合
（なお、この演奏モードにおいては第７図の破線で囲ん
だ部分の処理は省略される。）（１）ＣＰＵ１２の命令
によりアドレスレジスタ１０２に繰り返し演奏希望メロ
ディのメロディＲＯＭ１０Ｂにおける開始アドレス（繰
り返しメロディの最初の音符に関する情報が書き込まれ
ているアドレス）を書き込む。

（２）ＣＰＵ１２の命令により制御装置１１０のＭＥＬ
Ｃレジスタにメロディ開始の情報である“１“をセット
する。この操作によりメロディ開始の情報がオン／オフ
制御回路１４０から出力される。そして、メロディ発生
装置２２の各装置が演奏開始することのできる状態にな
り、アドレスレジスタ１０２に設定されたメロディ開始
アドレスがアドレスカウンタ１０４に書き込まれ、その
結果メロディＲＯＭ　１０Ｇのアドレスは演奏希望メロ
ディの開始アドレスに設定され、メロディ演奏が開始さ
れる。このメロディ演奏における動作は上述のモードに
おける動作と同様である。

（３）メロディＲＯＭｌ０のアドレスが自動的に進み、
エンドデータに“１”がセットされている最終アドレス
が指定されると上述のモードの場合と同様にして曲終了
信号発生回路１０８からメロディ終了信号１０９が出力
され、制御装置１１０とメロディ割り込み発生回路１１
８に入力する。制御袋Ｍ　１１０は、この時点では制御
装置１１０のＭＥＬＣレジスタにメロディ開始の情報で
ある“１”がセットされたままであり、メロディ停止の
情報であるＯ”がセットされていないため、アドレスレ
ジスタ１０２に設定されているアドレスをアドレスカウ
ンタ１０４に書き込むオン制御信号をを出力する。

このとき、アドレスレジスタ１０２にはメロディ開始情
報を制御装置１１０ののＭＥＬＣレジスタにセットした
時と同じアドレスが設定されているため、アドレスカウ
ンタ１０４を介して送り出されるアドレスバス１０５の
アドレスデータは再び繰り返し希望メロディの開始アド
レスとなる。即ち、繰り返し希望メロディが繰り返し演
奏されることになる。

第８図のこの時の動作を示すタイミングチャートである
。

また、繰り返し希望メロディが１回演奏、終了される毎
にメロディ終了割り込み信号１１９が発生するため、上
述のモードの場合と同様にしてＣＰＵ１２に割り込みが
かけられ、ＣＰＵ１２は演奏回数ｎをインクリメントす
る。

（４）ＣＰＵ１２において、演奏回数ｎが設定されてい
る希望演奏回数Ｎ−１に達すると、ＣＰＵ１２の命令に
より制御装置１１０のＭＥＬＣレジスタに演奏停止情報
である“０°をセットする。その結果、その現在演奏さ
れている繰り返し希望メロディが演奏された後、メロデ
ィ発生装置２２はその演奏動作を停止する。この場合の
動作は、上述の１曲演奏モードの（３）　、　（４）に
記載した動作と同じである。

（ｂ−２）複数の一連のメロディを組み合わせて１つの
メロディを演奏する場合。

上述の（ｂ−１）の演奏動作において、アドレスレジス
タ１０２に設定するアドレスをメロディ終了割り込み信
号１１９が発生した後変更すると、繰り返し演奏ではな
く、新たなメロディを続けて演奏することができる。

つまり、第７図に示すようにＭＥＬＣレジスタに“１”
をセットした後、ＣＰＵ１２は次の演奏曲目のアドレス
をデータバス３０を介してアドレスレジスタ１０２に予
めセットしておく。そして、最初のメロディ−の演奏が
終了して曲終了信号発生回路１０ｇがメロディ終了信号
１０９を出力すると、その時にアドレスレジスタ１０２
にセットされている次の演奏曲目のアドレスがアドレス
カウンタ１０４にセットされて２番目の演奏曲目のメロ
ディデータがＲＯＭ　１０Ｂから読み出されて２番目の
演奏曲目のメロディが演奏される。

一方、メロディ割り込み発生回路１０８はメロディ終了
信号１０９を受けてＣＰＵ１２にメロディ終了を知らせ
るメロディ終了割り込み信号１１９を発生する。

このメロディ終了割り込み信号１１９は割り込み発生回
路２４を介してＣＰＵ１２に入力し、割り込みが許可さ
れると、ＣＰＵ１２においてメロディサブルーチンにジ
ャンプして、演奏回数ｎをインクリメントし、その演奏
回数に応じて例えばｎ−１の場合には３番目に演奏する
曲目のアドレスをデータバス３０を介してアドレスレジ
スタ１０２にセ・ントし、更にテンポ制御信号を制御回
路１１０のメロディ制御レジスタ１４０のＴＥＭＰレジ
スタにセットする。そして、割り込みフラグを読みだし
てクリアし、次にイネーブルにしてリターンする。

演奏回数ｎが所定の回数Ｎ−１に達すると、ＭＥＬＣレ
ジスタに“０２をセットしておき、次にメロディ終了信
号が発生すると、制御回路１１０からオフ制御信号が発
生し、メロディ発生装置２２の動作が停止して演奏は終
了する。

つまり、メロディの演奏中に次に演奏するメロディのア
ドレスをアドレスレジスタに予め記憶しておくことによ
り、異なったメロディを組み合わせて一連の長いメロデ
ィを演奏することができる。

（ｅ）強制演奏モード；第９図はこの演奏モードにおけるＣＰＵ１２の動作を示
すフローチャートである。システム外部の要求により演
奏途中でメロディを強制的に変更したり、停止したりす
る必要が生じた時、次ぎの手順によりその要求を実行で
きる。

（１）システム外部の要求が生じた時点で、変更希望メ
ロディの情報が記憶されているメロディＲＯＭ　１０Ｂ
におけるその開始アドレスをアドレスレジスタ１０２に
設定する。

（２）制御装置１１ＯのＭＥＬＣレジスタにメロディ停
止情報“０°をセットした後直ぐに再びメロディ開始情
報“１”を書き込む。その結果、アドレスレジスタ１０
２に設定されているアドレスが、メロディ開始情報を受
けてメロディアドレスカウンタ１０６にセットされ、メ
ロディＲＯＭ　１０６のアドレスは変更希望メロディの
開始アドレスにジャンプし、その後変更希望メロディが
演奏される。第１Ｏ図はその時の動作を示すタイミング
チャートである。

（３）強制停止を行ないたい時は、変更希望メロディを
休符等の無音メロディに設定すれば、メロディは強制停
止される。

第１１図はアドレスレジスタ１０２がメロディＲＯＭ１
０６の複数のアドレスを格納する演奏順序記憶装置を有
する場合のブロック図である。このアドレスレジスタ１
０２は、データバス３０に接続され、ＣＰＵ１２の命令
により書き込み、読み出しができる演奏順序記憶装置１
４４と、この演奏順序記憶装置１４４のアドレスを指定
するアドレスカウンタ１４Ｂとから構成されている。こ
のアドレスカウンタ１４Ｂはメロディ終了信号１０９を
入力し、その入力毎に演奏順序記憶装置１４４のアドレ
スを１番地ずつ増加させる。演奏順序記憶装置１４４が
、１つのアドレスに書き込まれるデータが次に実行され
るアドレスを含む型式の記憶装置であればこのアドレス
カウンタ１４Ｂは必要ない。

このような構成により、ＣＰＵ１２におけるメロディ演
奏に対する負担をさらに軽減できる。っまリ、前述のｒ
　（ｂ−２）の複数の一連のメロディを組み合わせて１
つのメロディを演奏」において述べたメロディ終了割り
込み信号１０９の発生毎にアドレスレジスタ１０２に書
き込んでいたメロディＲＯＭ１０６のアドレスを、メロ
ディ演奏の開始前に演奏順序記憶装置１４４に書き込む
ことにより、一連のメロディを自動演奏できる。その動
作を次に説明する。

（１）一連のメロディ演奏開始前に、演奏に必要なメロ
ディＲＯＭ　１０６のアドレスを、演奏の順序通りに、
演奏順序記憶装置１４４に書き込む。

（２）上述の方法により、メロディの演奏を開始する。

（３）メロディアドレスバス１０３には最初に演奏され
るべきアドレスが出力され、そしてアドレスカウンタ１
０４によりメロディＲＯＭ　１０６のそのアドレス及び
そのアドレスに連続したアドレスに書き込まれたメロデ
ィ情報が読み出されてメロディが演奏される。

（４）その一連のメロディ演奏の終了時にはメロディ終
了信号１０９が出力され、その結果、順序記憶装置アド
レスカウンタ１４Ｂが演奏順序記憶装置１４２のアドレ
スバスを１番地進める。

（５）メロディアドレスバス１０３には２番目に演奏さ
れるべきアドレスが出力される。

（６）上記（３）　、　（４）　、　（５）が繰り返さ
れ、一連のメロディが演奏される。

（７）演奏の終了は、メロディ終了割り込み信号１１９
の発生回数を数えることにより知る事ができ、（ｂ−２
）の演奏モードにおいて述べた演奏終了方法で終了させ
ることができる。

Ｗ４１２図はメロディ発生装置２２の他の構成例を示す
ブロック図である。この実施例においては第２図の実施
例に対してデータ選択回路１３０及びデーター時記憶装
置１３２が追加されている。このデータ選択回路１３０
にはデータバス３０及びメロディＲＯＭ　１０６のデー
タバス１３４が接続されており、例えば２人力・１出力
セレクタから構成されＣＰＵ１２からの制御線３６を介
して与えられる制御命令によりいずれか一方のデータバ
スを選択してそのデータを取り込む。データー時記憶装
置１３２は例えばレジスタから構成され、データ選択回
路１３０を介し入力されるデータを一時保存した後にそ
のデータを音符発生回路１１Ｂ及び音階ＲＯＭ１２２に
それぞれ出力する。それ以降の動作は第２図の実施例と
同様である。

従って、ＣＰＵ１２のプログラムを記憶するＲＯＭ１４
又はＲＡＭ２０に記憶されたデータを、データバス３０
及びデータ選択装置１３０を介してデーター時記憶装置
１３２に書き込むことによりメロディの演奏は可能であ
る。その結果、ＲＯＭ１４又はＲＡＭ２０のメロディデ
ータと、メロディＲＯＭ　１０Ｂのメロディデータの双
方で制御できることになる。

このことは、このマイクロコンピュータが応用される目
的に応じて、メロディＲＯＭ　１０Ｂだけではメロディ
容量が少ないとき、ＲＯＭ１４又はＲＡＭ２０に不足分
のメロディを記憶させて演奏させることが可能であるこ
とを意味する。

また、データー時記憶装置１３２のデータをデータバス
３０に出力できるように構成すると、メロディＲＯＭ　
１０Ｂの出荷時におけるテスト時間が短縮される。

ところで、上述の実施例において、アドレスカウンタ１
０４はカウントアツプする例を示したが、メロディＲＯ
Ｍ　１０Ｂの記憶方法によってはカウントダウンする場
合もあることはいうまでもない。

また、データバス３０に接続されたアドレスレジスタ１
０２及びメロディ制御レジスタ１４０の双方又はいずれ
か一方を例えばＲＡ　Ｍ　２０にその機能を負担させる
ように構成してもよい。

また、この実施例においてはメロディと言う用語を用い
ているが、その中には勿論動物等の擬音、ゲームに於け
る効果音等を含むことはいうまでもない。

［発明の効果］以上のようにこの発明によれば、メロディ演奏の開始の
ときにのみＣＰＵがらの制御指令を必要とし、それ以外
はメロディ発生装置により信号処理をし′Ｃ演奏をする
ようにしたので、マイクロコンピュータの負荷を少なく
することができ、その結果、マイクロコンピュータにお
ける記憶容量を少なくし、システム外部からの要求に対
し素早く応答させることができる。

また、メロディの演奏を、マイクロコンピュータの命令
を記憶した記憶装置と、メロディデータを専用に記憶し
たメロディデータ記憶装置との双方に記憶されたメロデ
ィデータにより適宜制御できるようにしたので、メロデ
ィ容量が大きなものとなり、自由度が高められている。

【図面の簡単な説明】

第１図はこの発明の一実施例のマイクロコンピュータの
ハード構成を示すブロック図、第２図は第１図のメロデ
ィ発生装置の詳細を示したブロック図、第３図はメロデ
ィデータのフォーマットを示す説明図、第４図は制御回
路の構成を示すブロック図である。第５図及び第６図は１曲演奏モードの動作を示すフロー
チャート及びタイミングチャート、第７図及び第８図は
連続演奏モードの動作を示すフローチャート及びタイミ
ングチャート、第９図及び第１０図は強制演奏モードの
動作を示すフローチャート及びタイミングチャートであ
る。第１１図はアドレスレジスタの構成例を示すブロック図
、第１２図はメロディ発生装置の他の実施例を示したブ
ロック図である。１２・・・ＣＰＵ、３０・・・データバス、２２・・・
メロディ発生装置、１０Ｂ・・・メロディＲＯＭ、１０
２・・・アドレスレジスタ、１０４・・・アドレスカウ
ンタ、１１０・・・制御回路、１１Ｂ・・・音符長発生
回路、１１８・・・メロディ割り込み制御回路、１２６
・・・音階発生回路、１２８・・・メロディ出力制御回
路。代理人　弁理士　佐　々　木　宗　治第３図第　１　図第４図竿図割り込み発生第図第図第１０図

Claims

【特許請求の範囲】

（１）種々のデータ処理を行なう中央演算装置（以下Ｃ
ＰＵという）と、メロディ信号を出力するメロディ発生
装置と、前記ＣＰＵに入出力されるデータを転送するデ
ータバスとを有し、前記メロディ発生装置は、ａ）少なくとも音階データ、音符長データ及びメロディ
終了の有無を示すエンドデータを含むメロディデータを
記憶するメロディデータ記憶装置と、ｂ）メロディデータの音階データに基づいて音程信号を
出力する音程発生装置と、ｃ）メロディデータの音符長データに基づいて音符長信
号を発生する音符長発生装置と、ｄ）前記ＣＰＵからの
初期アドレス信号を入力してその初期アドレス信号をメ
ロディデータ記憶装置の読み出しアドレスとして供給す
ると共に、その初期アドレス信号に続くアドレスを前記
音符長信号に基づいたタイミングでメロディデータ記憶
装置のアドレス信号として出力するアドレス指定装置とを有することを特徴とするマイクロコンピュータ。
（２）前記メロディ発生装置は、更に、ｅ）前記メロディデータ記憶装置からのメロディデータ
のエンドデータ及び前記音符長発生装置の音符長信号に
基づいてメロディ終了信号を出力する曲終了信号発生装
置と、ｆ）前記メロディ終了信号が入力すると前記ＣＰＵに対
してメロディ終了割り込み信号を送出する割り込み発生
装置と、ｇ）前記ＣＰＵから前記データバスを介して前記メロデ
ィ発生装置の演奏開始又は停止を指示するメロディ制御
信号を少なくとも入力すると共に前記メロディ終了信号
を入力し、演奏開始指令信号の入力により前記メロディ
発生装置を構成する各装置の作動を開始させ、演奏停止
指令信号及び前記メロディ終了信号によりその作動を停
止させる制御装置とを有することを特徴とする請求項１記載のマイクロコン
ピュータ。
（３）アドレス指定装置は、前記ＣＰＵからデータバス
を介して初期アドレス信号が設定されるアドレスレジス
タと、このアドレスレジスタの初期アドレス信号をプリ
セット値としてセットし、前記音符長信号に基づいた信
号が入力する度にカウントアップ又はカウンタダウンし
ていくアドレスカウンタとから構成されている請求項２
記載のマイクロコンピュータ。
（４）制御装置は、前記ＣＰＵから前記データバスを介
して前記メロディ発生装置の演奏開始又は停止を指示す
るメロディ制御信号を少なくとも入力して設定するメロ
ディ制御レジスタと、前記メロディ終了信号を入力し、
演奏開始指令信号の入力により前記メロディ発生装置を
構成する各装置の作動を開始させ、演奏停止指令信号及
び前記メロディ終了信号によりその作動を停止させるオ
ン／オフ制御回路とを有する請求項３記載のマイクロコ
ンピュータ。
（５）前記ＣＰＵは割り込み信号が入力すると、予め設
定されている複数の曲目の先頭アドレスに対応したアド
レス信号をアドレスレジスタに前記データバスを介して
送り出す請求項４記載のマイクロコンピュータ。
（６）前記ＣＰＵ、前記データバス及び前記メロディ発
生装置がワンチップ上に構成されることを特徴とする請
求項５記載のマイクロコンピュータ。
（７）前記メロディ制御レジスタに代えて、メロディ制
御レジスタは前記ＣＰＵの制御する記憶装置と同一のア
ドレス空間内にある記憶装置として構成される請求項４
記載のマイクロコンピュータ。
（８）前記アドレス設定レジスタに代えて、アドレス設
定レジスタは前記ＣＰＵの制御する記憶装置と同一のア
ドレス空間内にある記憶装置として構成される請求項３
記載のマイクロコンピュータ。
（９）アドレスレジスタが、メロディの演奏順序に従っ
たメロディデータ記憶装置の複数のアドレスを格納し、
前記メロディ終了信号が入力する度にその順序に従った
アドレスをアドレスカウンタにプリセット値としてセッ
トさせる演奏順序記憶装置を有することを特徴とする請
求項１記載のマイクロコンピュータ。
（１０）前記メロディデータ記憶装置からのメロディデ
ータと前記データバスからのメロディデータとが入力し
て前記ＣＰＵの指令に基づいていずれか一方を選択し出
力するデータ選択装置と、このデータ選択装置からのメ
ロディデータを入力し、一時記憶した後に音程発生装置
に音階データを出力し、音符長発生装置に音符長データ
を出力する一時記憶装置とを有することを特徴とする請
求項１記載のマイクロコンピュータ。