JPH0473904B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、通信制御装置に接続されることのあ
る超高速回線（very high speed line）を順応さ
せる回線アダプタに関する。

Ｂ 従来技術およびその問題点 IBM（登録商標）3705または3725のような通信
制御装置では、中央制御装置（Central Control
Unit，CCU）と回線スキヤナとの間で応答時間
が存在する。今のところ、この応答時間はクリテ
イカルではない。なぜなら、これらの通信制御装
置を256kbps（キロ・ビツト／秒）以上の回線速
度で動作する回線に接続することはできないから
である。

しかしながら、これらの通信制御装置において
実際に実現されている回線スキヤナは、制御装置
を超高速で動作する回線に接続するのに使うこと
ができない。

したがつて、今、256kbps以上であつて、２〜
8mbps（メガ・ビツト／秒）の範囲にもなり得る
回線速度をサポートできる回線アダプタを実現す
る必要がある。

このような高速度では、次のような問題が生じ
る。

2mbpsでは、受信モードにおいて、４マイクロ
秒毎に１バイトが受信され、8mbpsでは、１マイ
クロ秒毎に１バイトが受信される。したがつて、
米国特許明細書第4493051号明細書や同4504901号
明細書に記載されいるような通常のスキヤナでは
もはや、受信データを、回線スキヤナの中のマイ
クロ・プロセツサのマイクロ・コードによつて処
理したり、入力／出力IOCバスを経由してCCUの
主記憶装置に送信したりすることができない。

さらに、通信制御装置は、通信制御プログラム
NCPの制御の下で作動する。回線からデータを
受け取るために、NCPはいわゆるNCPバツフア
を回線に割り当てる。各NCPバツフアの最大長
は240バイトである。実際には、高速データは構
造化されたSDLCフレームの形で受信され、入力
SDLCフレームのサイズはフレームの終りでわか
る。SNAタイプのシステム・ネツトワーク体系
では、SDLCフレームは最大64キロバイトを持ち
得る。数人のユーザの間で共有されるバツフアの
数が制限されているので、NCPは最小限度のバ
ツフアのプールを１つの受信回線インターフエー
スに割り当てる。このため、フレームが長くて割
り当てられたプールに適合しないならば、アダプ
タが新しいバツフア・プールを要請しなければな
らない。回線速度が8mbpsで、バツフアの長さが
240バイトならば、受信インターフエースのオー
バーランを避けるために、NCPは新しいプール
を240マイクロ秒より短い時間で割り当てなけれ
ばならない。現在のNCPの構造では、これは不
可能である。

さらに、SDLC多重フレーミングを行う、つま
り回線アダプタが数個のSDLCフレームを受信で
きるようにすると、別の問題が生じる。フレーム
は、１個のSDLCフラグだけで分離される。つま
り、フレーム（ｎ−１）の終止フラグが、フレー
ムｎの開始フラグとなる。１つのSDLC情報フレ
ーム（データを持つフレーム）の長さがわずか６
バイト、すなわちフラグＦ、アドレスＡ、制御
Ｃ、データ、BCC（ブロツク検査文字）１、BCC
２から成ることもある。これは8mbpsの回線速度
の下で、２個のフレームがわずか１マイクロ秒で
分離され、６マイクロ秒毎にフレーム到着するこ
ともあることを意味する。

現在のNCPの構造の下では、新しい受信コマ
ンド（RECEIVE COMMAND）を６マイクロ
秒より短い時間で送ること、および受信インター
フエースでのオーバーランを避けるために６マイ
クロ秒より短い時間で新しいバツフア・プールを
割り当てることはできない。

バツフア・プールの長さの制約に基づく問題を
解決するためには、SDLCフレームの最大長をカ
バーするのに充分なバツフアをプールに割り当て
ることのできるように、NCPを修正することが
考えられる。しかし、この解決策には大きな欠点
がある。すなわち、他のユーザーに影響を及ぼ
し、フレームが短い場合でもこの長いバツフア・
プールを使うというまずい使い方をしてしまうこ
とになる。

さらに、上記条件の下でオーバーランを起こさ
ずに多重フレームを受け取るためには、NCPの
全面的な再構築が必要になろう。

別の解決策としては、現在のNCPの構造に適
合するように、アダプタ・マイクロ・プロセツサ
の処理層を構成することが考えられる。この解決
策にも大きな欠点がある。なぜなら、NCPコマ
ンドと入力SDLCフレーム・データのバツフアリ
ングの処理、およびこれらのCCUメモリへの転
送を扱うために、非常に強力なマイクロ・プロセ
ツサとそれに関連して高速メモリが必要となるか
らである。

Ｃ 問題点を解決するための手段 本発明の目的は、NCPを修正することなしに
通信制御装置を高速回線に接続できるように構成
された、高速回線アダプタを提供することにあ
る。

該高速回線アダプタは、記憶されているマイク
ロ・コードの制御下で作動するマイクロ・プロセ
ツサ２２と、少なくとも１体の全二重高速回線９
に接続される前置スキヤナ２６とを含む。前記ア
ダプタは、メモリ２に記憶されたNCPの制御下
で作動するCCU１を含む通信制御装置の一部を
なす。前記NCPは、アドレス、制御フイールド
を含み、かつデータを含むこともあるフレームを
該回線から受信するための最小限の数のバツフア
を前記メモリにおいて割り当てる。該アダプタ
は、入力／出力バス６を介してCCUに接続され
るとともに、直接メモリ・アクセス・バス１０を
介してメモリに接続される。

本発明によるアダプタは、第１の受信手段４６
と、受信部待ち行列バツフア機構４８と、第２き
受信手段５０とを含む。

前記第１の受信手段４６は、前記回線に接続さ
れてフレームを受信する。そして、受信したビツ
トを配列して文字にする。該文字は、受信したビ
ツトからなる１つのバイトと、文字がレデイ状態
にあるか否かを示すビツトを含む。また、該手段
４６は、受信したビツトをチエツクして、フレー
ムが正確に受信されたか否かを示す終了状態文字
をフレーム毎に生成する。そして、該手段４６
は、受信したフレーム毎にフレーム文字と終了状
態文字を出力バス５２に出力する。

前記受信部待ち行列機構４８は、受信部待ち行
列１００、入力手段（第７図）、および出力手段
（第８図）を含む。

前記受信部待ち行列１００は、アドレス指定可
能な複数のロケーシヨン（記憶場所）を待つ。そ
の内容はデータ出力バス１０６を通じて読み出す
ことができる。また、データ入力バス１０４を通
じて文字を書き込むこともできる。

前記入力手段は、前記第１受信手段４６に前記
待ち行列１００をアクセスさせて、待ち行列１０
０が一杯でないときは受信した各フレームに関連
するフレーム文字と終了状態文字とを書き込み、
待ち行列１００が一杯のときはオーバラン信号を
生成する。待ち行列１００が一杯である限り、前
記オーバラン信号によつて、後続の受信し文字の
待ち行列１００への書き込みが防止される。

前記第２の受信手段５０は、前記出力手段に接
続される。そして、前記待ち行列１００が前記第
１の受信手段によつてアクセスされないときに、
NCPによる制御の下、前記待ち行列１００を読
み出して、各フレームに関連するフレーム文字と
終了状態文字を読み、前記文字のアドレス、制
御、および終了状態ビツトをマイクロ・プロセツ
サおよび入力／出力バス６を通じてCCUへ送る
とともに、前記文字のデータ・ビツトを直接メモ
リ・アクセス・バスを通じてCCUのメモリ２の
中の割当てられたバツフアに直接送る。

Ｄ 実施例 第１図に示されるように、通信制御装置は、メ
モリ２に記憶されたNCPの下で作動するCCU１
を含む。メモリ２は、回線３またはCPU（中央演
算処理装置）４からのデータと制御情報の記憶に
も振り向けられる。CCU１は、ユーザ（すなわ
ち、端末または他の通信制御装置）に接続された
回線とCPU４の間のデータの交換を制御する。

米国特許明細書第4493051号明細書および同
4504901号明細書に記載されているように、回線
３は、Ｉ／Ｏバス６を通じてCCU１に結び付け
られている回線アダプタ５に接続されている。
CCU１とバス６との間のインターフエースは欧
州特許出願89440号明細書に記載されている。
CPUはチヤネル・アダプタ７を通じてＩ／Ｏバ
ス６に接続されている。

回線アダフタ５は、上記米国特許明細書に記載
されているような従来型のアダプタである。

本発明によれば、１またはそれ以上の高速回線
アダプタ８がＩ／Ｏバス６に接続されている。ア
ダプタ８とアダプタ５の違いは、アダプタ８が１
つの高速回線９から高速度でデータを受けとるこ
とを可能にする手段（これについては後述する）
と有する点、および直接メモリ・アクセス
（DMA）バス１０を通じてメモリを直接アクセ
スできる点にある。

メモリ２へのアクセスは、制御回路１１の制御
を受ける。

第２図は、高速アダプタ８における一般的なデ
ータの流れを示す。このアダプタのサポートする
１つのデータ・リンクは、8mbpsまでのスピード
で動作するSDLC全二重専用回線という特徴を持
つものと仮定する。

該回線はデータ通信機器（DCE）ネツトワー
ク・アダプタ２０と結ばれている。該アダプタ２
０は、従来の線形の受信回路およびドライビング
回路を含む。

高速アダプタ８は、従来のアダプタ５のよう
に、メモリ２４に関連したマイクロ・プロセツサ
２２および前置（front end）スキヤナ２６を含
む。

マイクロ・プロセツサ２２は、メモリ２４に記
憶されているマイクロ・コードによる制御の下で
動作し、前置スキヤナ２６を制御する。マイク
ロ・プロセツサ２２は、Ｉ／Ｏバス６を通して
NCPコマンドを受信し、米国特許第4504901号明
細書に記載されているように、パラメータ／状況
情報を管理する。

DMAバス１０は、NCPと前置スキヤナ２６の
間でのNCPバツフア・プレフイクス（接頭部）
の交換、回線とCCUメモリ２の間でのデータの
転送、およびNCPとマイクロ・プロセツサ・マ
イクロ・コードの間でのパラメータ／状況の交換
のために用いられている。

第３図に示されるようにしてNCPバツフアは
チエイニングされている。NCPバツフアは３個
のフイールド、つまり第３図にそのフオーマツト
が表わされているプレフイクス・フイールド・オ
フセツト・フイールド、およびデータ・フイール
ドからなる。１つのバツフアのデータ領域の最初
のアドレスはAnであり、１つのバツフアの一番
最初のアドレスはpnである。したがつて、pn＋
１＝０はバツフア・チエインの終りを示す。

プレフイクス・フイールドは、次のような８バ
イトからなる。

バイト０：使用されない。

バイト２−３：次のバツフアを指すpn＋１チ
エイン・ポインタ バイト４−５：NCPプログラム専用 バイト６：オフセツト・フイールドの長さ バイト７：データ・カウント これらのプレフイクスは、バツフア・チエイン
におけるデータ・アドレスを計算するために前置
スキヤナ２６へ送る必要がある。

送信の際、最初のデータ・アドレスA1は次の
ようになる。

A1＝p1（PSAから）＋プレフイクス長（セツ
ト・モード）＋オフセツト（PSAから） カウント＝PSAからのカウント （送信すべきバイト数） 第1NCPバツフアのためのオフセツトおよびデ
ータ・カウントは、マイクロ・プロセツサ・メモ
リ２４の中のパラメータ状況領域（parameter
status area，PSA）からマイクロ・コードによ
つて得られる。メモリ２４では、このような領域
が送信および受信回線インターフエースに割り当
てられ、パラメータおよび状況情報を記憶するの
に用いられる。米国特許第4504901号明細書およ
び欧州特許出願第89440号明細書に記載されてい
るように、パラメータはセツト・モードの際にロ
ードされる。

第１のバツフアのプレフイクスに含まれている
オフセツトおよびカウントはこれらの値と異なる
こともあるので、前置スキヤナ２６によつて使用
されるべきでない。

２以上のｎについて、バツフアｎのデータ・ア
ドレスAnは次のようになる。

An＝プレスフイクス（ｎ−１）からのpn＋プ
レフイクス長＋プレフイクスｎからのオフ
セツト カウントｎ＝プレフイクスｎからのカウント （送信すべきバイト数） 受信動作では、第１バツフアのデータ・アドレ
スA1は次のようになる。

An＝p1（PSAから）＋プレフイクス長（セツ
ト・モード）＋オフセツト（PSAから） カウント１＝PSAからのカウント 送信時と同様に、第1NCPバツフアのためのオ
フセツトおよびデータ・カウントはPSAからマ
イクロ・コードによつて得られる。

第１のバツフアのプレフイクスに含まれている
オフセツトおよびカウントはこれらの値と異なる
こともあるので、前置スキヤナによつて使用され
るべきでない。

２以上のｎについて、バツフアｎのデータ・ア
ドレスAnは次のようになる。

An＝プレフイクス（ｎ−１）からのpn＋プレ
フイクス長（セツト・モード） カウントｎ＝セツト・モードからのカウント （NCP受信データ領域最大長） 受信バツフアのオフセツトはゼロであるとみな
されている。カウント（データ領域最大長）は、
NCPによつてセツト・モードの際に与えられる。
NCP受信バツフアのプレフイクスに含まれてい
るオフセツトおよびカウントはこれらの値と異な
ることもあるので、前置スキヤナによつて使用さ
れるべきでない。

第４図は、前置スキヤナの一般的なデータの流
れを表わす。該スキヤナは送信部３０と受信部３
２を含むが、これらはそれぞれビツト・レベル、
バイト・レベルで動作する処理層に対応する。

送信部３０では、送信部ビツト論理回路３４が
次のような機能を営む。すなわち、送信するビツ
トの直列化、SDLCフレームを分離するフラグの
生成、データがフラグ・パターン01111110と同じ
にならないようにするための５個連続した１の後
への０の挿入、およびエラー検出のための周期冗
長検査文字CRCの生成を行う。

送信部バイト論理回路３６は、送信部ピンポ
ン・レジスタ３８，４０と回路３４の間のバイト
転送の処理、マイクロ・プロセツサ・メモリ２４
からのSDLCアドレスＡおよび制御Ｃフイールド
の処理、送信動作のためのNCPバツフア・プレ
フイクスの処理、およびマイクロ・プロセツサ２
２のインターフエースとのインターフエーシング
を行う。

インターフエース４２は、外部レジスタと制御
ワードCWによつて、アクテイブになり、かつ制
御される。マイクロ・プロセツサ２２のマイク
ロ・コードによつて作られるCWは、前置スキヤ
ナ２６の実行する活動を指定する。スキヤナ２６
はCWをサイクル・スチールによつて獲得し、実
行する。スキヤナ２６は、マイクロ・プロセツサ
２２に対してCWの実行の終了を信号によつて知
らせる。このように、インターフエース４２は、
外部レジスタ４２−XRとサイクル・フチール制
御機構４２−CSを含む。

本実施例の送信部ピンポン・レジスタ３８，４
０は、それぞれ256バイトの長さを持つ。これら
はDMAマネジヤー４４および送信部バイト回路
３６とインターフエースをとる。

受信部３２は、受信したビツト非直列化し、受
信したビツト・ストリームを処理する受信部ビツ
ト論理回路４６を含む。該回路４６は、SDLCプ
ロトコル（フラグ認識／非直列化／ゼロ削除／異
常状態検出）を実行する。また、CRCコードを
計算し、SDLCステーシヨン・アドレス比較機能
を実行する。これらの機能は従来からあるものな
ので、詳細には述べない。

本発明によれば、回路４６は入力SDLCフレー
ムから制御文字および制御ビツト（フラグ、
BCCおよび挿入されたゼロ）を取り除くととも
に、それから終了状態文字を生成する。この終了
状態文字は、フレームがどのように受信されたか
を示す。終了状態の文字の特定のフオーマツトを
第６図に示すが、これについては後で触れる。

受信部待ち行列機構４８は、受信部ビツト回路
４６と受信部バイト回路５０の間のインターフエ
ースをとる。

後で述べるように、受信部待ち行列機構４８の
存在およびその動作は、本発明にとつて重要であ
る。

本実施例では、該機構４８は、第７、８図に示
される待ち行列バツフア１００を含む。該バツフ
アは、受信部ビツト回路４６から入力される
SDLCフレーム、すなわちアドレスＡ、制御Ｃの
フイールド、もしあればデータ、そして終了状態
文字ECを蓄積する。その概容は、第５図に示さ
れている。

該機構４８の目的は、NCPバツフア・プレフ
イクスが一時的に使用不能になつた場合、または
NCPから受信開始（START RECEIVE）コマ
ンドを受け取るのが遅れた場合に、オーバラン状
態を回避することにある。所定の時間では、該待
ち行列が多重SDLCフレームを含んでもよい。そ
の場合の待ち行列中の各フレームは、情報（つま
り、アドレス＋制御データ）と回路４６の与える
終了状態文字だけを含む。

機構４８の待ち行列バツフア１００は常に使用
可能であり、バツフア・サイズの制約内では、
NCPバツフアの使用可能性と無関係である。こ
のバツフアのサイズは、NCPの平均応答時間に
依存する。本実施例では、４キロバイトのバツフ
アが使われている。

NCPバツフア・プールが使用可能だと、待ち
行列バツフアに記憶されている最初のフレーム
が、入力ビツト速度よりもはるかに高速で取り出
され、DMAバス１０を通じてCCUメモリ２へ送
られる。その結果、対応するバツフア・スペース
が解放され、新しく入力されてくるフレームを受
信できるようになる。

受信部バイト回路５０は、受信部ピンポン・レ
ジスタ５４，５６と受信部待ち行列バツフア１０
０の間のバイト転送を扱う。該回路５０は、機構
４８の受信部待ち行列バツフア１００からマイク
ロ・プロセツサ２２へ外部レジスタ42−XPを介
して行うSDLCのアドレスＡフイールドおよび制
御Ｃフイールドの転送も扱う。また、メモリ２か
ら受け取るNCPバツフア・プレフイクスの処理、
およびマイクロ・プロセツサ２２とのインターフ
エーシングも行う。

受信部ピンポン回路５４，５６は直接メモリ・
アクセス制御回路４４および受信部バイト回路５
０とインターフエースをとる。これらはフリツ
プ・フロツプ・モードで作動するものであり、デ
ータを受信部待ち行列機構４８からDMAバス１
０を介してメモリ２のNCPバツフア転送するの
に用いられる。

SDLCリンクがモデム（図示せず）と結ばれて
いる場合）送信部３０は、送信部バイト回路３６
において、モデム制御リードを活動化する制御手
段５８を含む。これらの制御リードは、外部レジ
スタ４２−XRを介してマイクロ・プロセツサ・
マイクロ・コードから受け取つた制御ワードCW
に従つて活動化される。受信部３２では、モデ
ム・イン（入力）制御手段６０が外部レジスタ４
２−XRを介してマイクロ・プロセツサとインタ
ーフエースをとる。該手段は、入力モデム制御リ
ードの状態を確認し、マイクロ・コードの準備す
る制御ワードに従つて入力モデム制御リードの変
化をレポートする。

データ管理手段６２は、NCPとマイクロ・プ
ロセツサ・メモリ２４の間で行われる任意の情報
（主としてNCPパラメータおよび状況）の交換を
操作する。該手段６２には、64バイト・バツフア
が１個含まれる。

DMAマネジヤー４４は、DMAバス１０のプ
ロトコルを処理し、CCUメモリ２と手段６２の
バツフアとの間のデータ転送を実行する。さら
に、該マネジヤー４４は、DMAバス要求の優先
順位付けを行う。すなわち、データ管理手段の要
求に最高の順位を、送信部バイト回路の要求に２
番目の順位を、受信部バイト回路に要求に３番目
の順位を与える。優先順位は、DMAバス１０を
通じてバースト転送が行われた後はいつも再考慮
される。この結果、インターリーブ操作が可能に
なる。DMAマネジヤー４４は、機能している回
路から、CCUメモリ２の開始アドレス（２４ビ
ツト）、転送の方向（読取／書込）、および転送す
るデータのバイトのカウントを受け取る。

マイクロ・プロセツサ２２とのインターフエー
ス４２には、外部レジスタ４２−XRとサイク
ル・スチール管理機構４２−CSが含まれる。イ
ンターフエース４２は、一面ではマイクロ・プロ
セツサ・メモリ２４とインターフエースをとり、
他面では前置スキヤナ２６とインターフエースを
とる。また、マイクロ・プロセツサ外部レビスタ
とサイクル・スチール操作のプロトコルも扱う。
さらに、前置スキヤナ２６の様々な部分からのサ
イクル・スチール要求の優先順位をローテーシヨ
ン式に処理する。

第６図に示されるように、機構４８の受信部待
ち行列バツフア１００は、１２ビツトの文字で編
成されている。ビツト０からビツト７までは、デ
ータまたは終了状態文字の記憶に使われている。
ビツト８はパリテイ・ビツトであり、ビツト９は
文字がレデイ（ready）か否かを示す。ビツト１
０は、ビツト０からビツト７までがデータまたは
終了文字のどちらかであるかを示す。ビツト１１
は使われない。

終了状態文字のフオーマツトも同じであるが、
ビツト２，３，４は以下のように符号化される。

001 CRCが正確 010 CRCが不正確 011 フラグ・オフ・バウンダリ （Flag off boundary） 100 早期フラグ検出 （Early flag detection） 101 打ち切り（Abort） 110 アイドル 111 オーバラン 次に、SDLCのアドレスＡおよび制御Ｃのフイ
ールドが処理済であると仮定して、SDLCのフレ
ームの送受信動作について説明する。

送信開始（START TRANSMIT）または受
信開始（START RECEIVE）コマンドを発す
る前に、マイクロ・コード制御式のマイクロ・プ
ロセツサ２２は、前置スキヤナ２６に対して次の
ようなものを送る。

イ 第1NCPバツフアの開始アドレスA1 ロ 第1NCPバツフアのオフセツト （パラメータ／状況領域PSAより） ハ プレフイクスの長さ（セツト・モードにおい
て） START TRANSMITまたはSTART
RECEIVEコマンドを受信した後、前置スキヤナ
２６は、マイクロ・プロセツサ・メモリ２４か
ら、または同メモリ２４へ、ＡおよびＣのフイー
ルドを送る。すると、 イ バツフア・プレフイクスｎの獲得 ロ データ開始アドレスAnの計算 ハ ピンポン・レジスタを間に介してのNCPバ
ツフアとの間のデータのやり取り ニ NCPバツフア・チエインの終端（pn＋１＝
０）の検出 が実行される。

チエインの終端が検出されると、前置スキヤナ
２６は以下のことを行う。すなわち、 送信部では、 イ CRCおよび連続するフラグを送り出す。ま
たはすべてのマークにおいてラインを置く。

ロ マイクロ・コードに伝送終了状況（EOT）
と用いた最後のNCPバツフア・プレフイク
ス・アドレス（Cn）とを送る。

ハ マイクロ・コードに割り込む。

受信部では、 イ バツフアが要求されている状況および用いた
最後のNCPバツフア・プレフイクス・アドレ
ス（Cn）をマイクロ・コードに送る。

ロ マイクロ・コードに割り込む。

ハ マイクロ・コードから受信継続（RECEIVE
CONTINUE）コマンドを受け取ると、新しく
始まるバツフア・プレフイクスのアドレスを
Cn＋１として、該プロセスを再び実行する。

第７，８，９図を参照して、受信部待ち行列バ
ツフアの受信部ビツト回路４６によるロード、ま
たは同じバツフアの受信部バイト回路５０による
アンロードを説明する。

第７図は受信部ビツト回路側で実現される論理
装置を示し、第８図は受信部バイト回路側で実現
される論理装置を示す。これらの論理装置は、第
４図にしめされる受信待ち行列機構４８の一部で
ある。

該機構４８は、次の４つの主要な構成要素から
なる。すなわち、第７，８図に受信部待ち行列１
００として概略的に示される記憶域と、入力アド
レス・カウンタ１０８（第７図）と、出力アドレ
ス・カウンタ２００（第８図）と、順序づけ論理
１１０である。

該待ち行列１００の大きさは、アプリケーシヨ
ンに関連するパラメータ（回線速度、制御プログ
ラムの応答時間）に依存する。上述のように、記
憶域は4Kワードである。各ワードの長さは、第
６図に関連して述べたように、１１ビツトであ
る。

アドレスはアドレス・バス１０２を通じて待ち
行列１００へ、待ち行列１００に書き込まれるデ
ータはデータ入力バス１０４を通じて、待ち行列
１００から読み出されたデータはデータ出力バス
１０６を通じて、それぞれ伝送される。

書込操作のための待ち行列１００の選択は、回
線１１６の書込制御パルスの制御の下で行われ、
読出操作のための同行列１００の選択は、回線１
１８の読出制御パルスの制御の下で行われる。

順序づけ論理１０は、回線１２０に規則的なク
ロツク・パルスを与えるフリー・ランニング・ク
ロツクから、順序、出力回線１１２に読出パルス
を、出力回線１１３に書込パルスを、そして出力
回線１１４にステツプ・カウンタ・パルスを、そ
れぞれ生成する。

これらのパルスは、第９図に概略的に示される
ように、読取、書込、＋１の順序でアクテイブに
なる。

第７図および第８図の論理装置の目的は、正し
い時間に読出しおよび書込制御パルスをそれぞれ
回線１１６，１１８に送ることにより、回路４６
から受け取つたバイトを待ち行列１００にロード
するとともに、回路５０によつて転送される待ち
行列１００から受信部ピンポン・レジスタ５４，
５６へ該バイトをアンロードするためである。

１３ビツト（１２ビツト＋パリテイ）カウンタ
である入力アドレス・カウンタ１０８は、受信部
ビツト回路４６で使われる。その内容は、回路４
６が受信した情報を置くことになるアドレスであ
る。１つの文字が記憶されると、カウンタ１０８
は１位置だけ前進し、新しい情報文字が使用可能
になるまでこの位置に留まる。カウンタは容量一
杯になると循環する。

回路４６が文字を送れる状態になると、回路４
６は回線１２２にアクテイブな信号を送り、ラツ
チ１２４をセツトする。ラツチ１２４は、文字サ
ービス（CHARACTER SERVICE）回線１２
６にアクテイブな信号を出力する。第９図のタイ
ミング図に示されるように、回線１１２の読出パ
ルスの次の立上げエツジにおいて、ANDゲート
１２８が条件づけられ、ラツチ１３０がセツトさ
れる。ラツチ１３０は、受信部ビツト回路記憶割
当（RECEIVE BIT CIRCUIT STORAAGE
ALLOCATION）信号を回線１３２に出力する。
この信号がアクテイブ（UPレベル）なら、AND
ゲート装置１３４が開くように条件づけられ、そ
の結果、入力アドレス・カウンタ１０８の内容が
ORゲート装置１３６に渡される。該装置１３６
は、アドレス・バス１０２に受信部待ち行列アド
レスを送出する。

該文字が待ち行列１００に記憶されると、
ANDゲート１４０の出力回路１３８の信号によ
る制御の下で入力アドレス・カウンタ１０８は１
位置分前進する。ここで、ANDゲート１４０の
条件づけは、回路１４２によつてオーバラン状態
が検出されていないときに、回線１１４からのス
テツプ・カウンタ・パルスによつて行われる。

受信部ビツト回路記憶割当信号がアクテイブに
なると、回線１１２の読出パルスが回線１１８に
与えられる。そして、アドレスがカウンタ１０８
に含まれている受信部待ち行列のロケーシヨンが
読み出される。

データ出力バス１０６のビツト９はインバータ
１４３で反転される。該インバータ１４３の出力
回線は、回線１１２の読出パルスによつて条件づ
けられる。ANDデート１４４の１つの入力に接
続されている。ANDゲート１４４の出力信号は、
ORゲート１４６に入力される。

ビツト９がオフ、つまり受信部待ち行列のロケ
ーシヨンのうちアドレス指定されたものが空であ
ることが表示される場合、ORゲート１４６の出
力信号はラツチ１４８をセツトする。ラツチ１４
８は、回線１５０にアクテイブな信号を出力す
る。回路４６の出力レジスタ１５４からの文字を
ORゲート装置１５６に渡すANDゲート装置１５
２は、この信号によつて条件づけられる。ORゲ
ート装置１５６の出力バス１５８は、回線１３２
からの受信部ビツト回路記憶割当信号によつて条
件づけられるANDゲート装置１６０に接続され
ている。ANDゲート装置１６０の出力バスは、
ORバーケ装置１６２に接続されている。該装置
１６２は、回路１６４が回線１１６上に生成する
書込制御パルスによる制御の下で、待ち行列１０
０に書き込むデータをデータ入力バス１０４に送
出する。

文字レデイ・ビツト９がオン、つまり該待ち行
列のロケーシヨンが空でないことが表示される場
合、ラツチ１４８はセツトされず、出力回線１６
６の信号がアクテイブになる。これはオーバラン
状態を表示するものであり、回路４６にレポート
される。この結果、エンコーデイング回路１６８
によつて、ビツト２，３，４、および１０が第６
図に示されるように１にセツトされる。

エンコーデイング回路１６８の出力は、回線１
６６のアクテイブ信号によつて条件づけられる
ANDゲート装置１７０に供給される。該装置１
７０の出力は、ORゲート１５６およびAND−
ORゲート装置１６０−１６２を経て待ち行列１
００に渡され、書き込まれる。

書込回路１６４は、２つのゲーテイング装置を
含む。第１の装置は、ANDゲート１７４，１７
６、ORゲート１７８、およびインバータ１８０
からなる。第２の装置は、ANDゲート１７３，
１７５およびORゲート１７７からなる。

インバータ１８０は回線１６６からオーバラン
信号を受け取り、オーバランが検出されないとき
にアツテイブになる信号を出力する。この信号は
ANDゲート１７４を条件づけるので、回線１１
３の書込パルスがORゲート１７８に入力され
る。ORゲート１７８の出力は、回線１３２の受
信部ビツト回路記憶割当信号によつて条件づけら
れるANDゲート１７３の１つの入力に供給され
る。この結果、ANDゲート１７３が受信部待ち
行列１００に書込パルスを出力する。オーバラン
信号がアクテイブならば、ORゲート１７７が回
線１１６に書込制御パルスを出力する。その結
果、レジスタ１５４の内容が、受信部待ち行列１
００のアドレス指定されたロケーシヨンに書き込
まれる。ANDゲート１７６は、回線１１４のス
テツプ・カウンタ・パルスをORゲート１７８へ
渡すように条件づけられる。

その場合、ANDゲート１８２が書込パルス時
に条件づけられ、回線１８４にアクテイブな信号
を出力する。この結果、入力アドレス・カウンタ
１０８の内容Ｍが１位置分後退する。ANDゲー
ト１４０の入力回線１１４上のステツプ・カウン
タ・パルスが抑止されるとともに、このパルスは
ゲーテイング装置１７６，１７３を介して書込制
御パルス回線１１６へゲートされる。データ入力
バス１０４上のオーバラン終了状態は、アドレス
Ｍ−１に書き込まれる。

ステツプ・カウンタ・パルスの終りでは、ラツ
チ１２４がANDゲート１８６の出力信号によつ
てリセツトされる。ANDゲート１８６の入力回
線は、回線１３２，１１４である。したがつて、
回線１２６の文字サービス信号は非アクテイブで
ある一方、オーバラン信号はアクテイブな状態に
留まる。このため、回路４６はさらに入力されて
くる文字を放棄し、回線１２６の文字サービス信
号を立ち上げない。オーバラン信号がリセツトさ
れるのは、制御プログラムがORゲート１４６の
入力回線１８８に送出する新しい受信開始コマン
ドを受け取つたとき、または、回線１９０上の全
体リセツト（GENERAL RESET）コマンドを
受け取つたときである。全体リセツト・コマンド
は、入力アドレス・カウンタ１０８のリセツト入
力にも供給される。

次に、受信部待ち行列１００の読取を行う第８
図の論理装置について説明する。

第８図の回路の動作は、回線１８８において制
御プログラムから受け取る受信開始コマンド、ま
たは回線２０２において制御プログラムから受け
取る受信継続（RECEIVE CONTINUE）コマ
ンドによつて開始される。これらのコマンドは
ORゲート２０４に入力され、その出力によつ
て、受信部待ち行列読出ラツチ２０６がセツトさ
れる。

ラツチ２０６をリセツトするのは、ラツチ２０
８の出力回線２１０に与えられる終了状態信号、
回線１９０の全体リセツト信号、または回線２１
４で伝送されるNCPチエイン終了信号である。
回線２１４，１９０，２１０はORゲート２１０
の入力側に接続され、その出力によつて、ラツチ
２０６がリセツトされる。

ANDゲート２１８は３つの入力を持つ。第１
の入力は、インバータ２２２の出力、つまり回線
１３２からの受信部びつと回路記憶割当信号を反
転したものを受け取る回線２２０を接続されてい
る。第２の入力は、文字使用可能
（CHARACTER AVAILABLE）信号を反転さ
せた信号をインバータ２２５から受け取る回線２
２４に接続されている。第３の入力は、ラツチ２
０６の出力回線２１６に接続されている。

文字使用可能信号は、後で説明するように、ラ
ツチ２２８の出力回線２２６上にて生成される。

ANDゲート２１８が条件づけられると、回線
２３２にて受信部バイト回路記憶割当
（RECEIVE BYTE CIRCUIT STORAGE
ALLOCATION）信号がアクテイブになる。こ
の信号は、ANDゲート２３４，２３６，２３８，
２４０，２４２、および２４３を条件づける。そ
の場合、第７図に示されるANDゲート１３４は
条件づけられないので、第７図の入力アドレス・
カウンタ１０８が受信部待ち行列アドレス・ビツ
トをアドレス・バス１０２に送ることはもはやな
くなる。しかし、こさらのビツトは、出力アドレ
ス・カウンタ２００によつてANDゲート２４２
を通じて提供される。

ANDゲート２３６は３個の入力回線、すなわ
ち、回線２３２、順序づけ論理からの読出パルス
回線１１２、およびデータ出力バス１０６からの
ビツト９回戦である。したがつて、ビツト９がオ
ンである。つまりカウンタ２００によつてアドレ
ス指定された位置にて文字がレデイ状態にあるこ
とが表示される場合、回線２３２の活動化に続く
次の読出パルスにおいて、ANDゲート２３６は
回線２４４にアクテイブな信号を出力する。この
信号はラツト２４６をセツトするので、文字レデ
イ状態オン（CHARACTER READY ON）信
号が回線２４８に出力される。この信号がラツチ
２２８をセツトすると、文字使用可能信号が回線
２２６に出力される。文字レデイ状態オン信号は
ANDゲート装置２６０にも送られる。その結果、
データ出力バス１０６からのビツト０〜７および
Ｐが、出力レジスタ２６２に送られる。このよう
に、回線２２６の文字使用可能信号によつて、受
信部バイト回路５０による出力レジスタ２６２の
読取が可能になる。

ANDゲート２３８は３個の入力回線、すなわ
ち、回線２３２、読出パルス回線１１２、および
バス１０６から受け取つたビツト９を入力して反
転させるインバータ２５２の出力回線２５０であ
る。したがつて、ビツト９がオフである場合、
ANDゲート２３８は回線２５４にアクテイブな
信号を出力する。この回線ORゲート２５６の一
方の入力に接続される。ORゲート２５６の他方
の入力は、全体リセツト・コマンドが伝送される
回線１９０に接続されている。ORゲート２５６
の出力信号は、ラツチ２４６のリセツト入力に供
給される。

ANDゲート２４０は３個の入力回線、すなわ
ち、回線２３２、文字レデイ信号が伝送される回
線２４８、およびデータ出力バス１０６からビツ
ト１０が伝送される回線である。したがつて、文
字レデイ信号回線２４８がアクテイブなときに、
ビツト１０がオンであり、待ち行列のアドレス指
定された位置に記憶されている文字が終了状態文
字であることが表示される場合、ANDゲート２
４０は回線２５８にアクテイブな信号を出力し、
その結果、終了状態ラツチ２０８がセツトされ
る。

ANDゲート装置２４３が条件づけられると、
後読の書込パルスが回路位置７４（第７図）から
書込回線１１６に送出される際に、入力バス２６
４に与えられた16進の“000”コンフイギユレー
シヨンが、受信部待ち行列のアドレス指定された
位置に書き込まれる。

ANDゲート２３４は、３個の入力回線、すな
わち、回線２３２、文字レデイ回線２４８、およ
び順序づけ論理１１０からのステツプ・カウンタ
信号が伝送される回線１１４を持つ。したがつ
て、アドレス指定された位置に何か文字が記憶さ
れている場合に、文字が読み出されてその場所に
ゼロ・コンフイギユレーシヨンが書き込まれる
と、出力アドレス・カウンタ２００が１位置分前
進する。

以下、第７図および第８図の回路の動作を説明
する。

NCP制御プログラムが受信開始コマンドを高
速回線８に発すると、受信部ビツト回路４６は受
信したビツト・ストリーム中のSDLCフラグを捜
し始める。フラグが認識されると、該回路４６は
フラグ、打ち切り、またはアイドル以外の文字を
捜し始める。

そのような文字がまとまる（assembled）と、
回路４６はそれがSDLCフレームの最初の文字だ
とみなして、該回線から受信部待ち行列１００に
入力される文字を記憶し始める。

該待ち行列１００が一杯になると、回路４６は
先行する文字とオーバラン終了状態をオーバレイ
させて記憶するとともに、制御プログラムが新し
い受信開始コマンドを発してラツチ１４８をリセ
ツトするまで、以後入力される文字を放棄する。

一方、受信部バイト回路５０は、受信開始コマ
ンドが発せられた後、受信部待ち行列１００の読
取を始める。受信部ビツト回路４６によつて既に
この位置に何か文字が置かれていた場合は、回路
５０が該文字を出力レジスタ２６２から読み出
し、かつ該文字がSDLCデータ文字であるかアド
レス／制御／終了（Address／Control／Ending）
状態文字であるかに応じて、該文字をピンポン・
レジスタ５４，５６またはマイクロ・プロセツサ
２２へ転送する。

続いて、回路５０は、ANDゲート装置２４３
を介してゼロを書き込むことにより、待ち行列の
読み出したばかりの位置を解放するとともに、出
力アドレス・カウンタ２００が与えるアドレスに
ある次の文字を読み出す。

このようなプロセスは、次の３つの状態が生じ
るまで続けられる。

(イ) 待ち行列１００の位置に使用可能な文字がな
くなつたにもかかわらず、SDLCフレームの終
りが検出されていない状態。この場合、待ち行
列位置は、受信部ビツト回路によつて該位置に
何か文字が記憶されるまで、読み出し続けられ
る。なぜなら、このときANDゲート２３４は
条件づけられておらず、カウンタ２００は前進
されないからである。

(ロ) 現在のSDLCフレームの終りを示す終了状態
文字が検出された状態。この場合、NCP制御
プログラムが新しい受信開始コマンドを発する
と、回路５０は受信部待ち行列記憶１００の読
取を再開する。

(ハ) 受信部バイト回路５０がラツチ２０６をリセ
ツトするNCPバツフア・チエインの終りを検
出したことにもかかわらず、終了状態が未検出
である状態。この場合、NCP制御プログラム
が新しいバツフアが使用可能であることを示す
受信継続コマンドを発してラツチ２０６をセツ
トした後でのみ、回路５０は待ち行列１００の
読出を再開する。

受信部待ち行列にアクセスするのは受信部ビツ
ト回路４６または同バイト回路５０であるが、そ
の決定は次の規則に従う。

回路４６が記憶可能状態にある文字も待ち、文
字サービス回線１２６がアクテイブであるとき、
優先権は回路４６に与えられる。このとき、入力
アドレス・カウンタの内容がアドレス・バス１０
２にゲートを介して出力され、受信部待ち行列へ
のアクセスが、読出、書込、ステツプ・アドレ
ス・カウンタ（同カウンタのステツスング）の順
に行われる。ただし、読出動作の後でオーバラン
回線１６６がアクテイブになつた後は例外であ
り、この場合には読出／ステツプ・アドレス・カ
ウンタ／書込の順序でアクセスが行われる。

該順序の最後で、ANDゲート１８６によつて
文字サービス回線１２６がオフにされる。

回路４６から文字サービスが要求がないとき、
待ち行列１００は回路５０に割り振られる。なぜ
なら、このとき、回線２３２の受信部バイト回路
記憶割当信号がアクテイブになるからである。

受信部待ち行列１００がアクセスされるのは、
次の状態が実現したときだけである。

イ 受信開始または受信継続コマンド発せられて
おり、かつフレームの終りが未検出である。

ロ 受信開始または受信継続コマンドがペンデイ
ングであるときに、NCPバツフア・チエイン
の終りが未検出である。

これらの状態は、ラツチ２０６によつて検出さ
れる。

これらの状態が実現すると、出力アドレス・カ
ウンタ２００の内容がゲートを介してアドレス・
バス１０２に出力されるとともに、受信部待ち行
列へのアクセスが次の順序で行われる。

イ 読出サイクル間、ワード読出のビツト９がオ
ンであつて、、文字が使用可能であることを示
している場合は、読出／書込／ステツプ・アド
レス・カウンタの順になる。

ロ ビツト９がオフの場合、ANDゲート２３４
によつてステツプ・アドレス・カウンタ・パル
スが抑止されるので、回路４６によつてその場
所に文字が記憶されるまで、同じ場所が読み出
される。

受信部待ち行列記憶域１００へのアクセスが回
路５０に割り当てられている間に、回路４６が文
字サービス回線１２６をアクテイブにすると、待
ち行列へのアクセスが回路４６に割り当てられる
前に、回路５０のために進行していたシーケンス
が完了する。

次に、受信部ビツト回路４６の動作を詳細に説
明する。

該回路がDCE２０からの受信回線４７から
SDLCフレーム文字（アドレス／制御／情報文
字）をまとめる（assemble）か、またはSDLCフ
レームの終了（フラグ／打ち切り／アイドルまた
はフラグ・アウト・オブ・バウンダリ）を検出し
た結果として第６図にしめされるフオーマツトを
持つ終了状態文字を生成すると、ラツチ１２４が
セツトされ、文字サービス回線１２６がアクテイ
ブになる。順序づけ論理１００からANDゲート
１２８を経て来る次の記憶アクセス可能タイミン
グ・シーケンスにおいては、回路４６に対して受
信部待ち行列１００が割り当てられる。

このシーケンスの始まりでは、入力アドレス・
カウンタ１０８に含まれているアドレスＭがアド
レス・バス１０２に送られる。また、データ入力
バス１０４、データ出力バス１０６と回路４６と
の間のゲートが開かれる。記憶読出パルス時に、
待ち行列１００のアドレスＭの部分が読み出さ
れ、該アドレスにあつたワードがデータ出力バス
１０６に送出される。論理１４３，１４４，１４
６はビツト９がオンまたはオフの何れであるかを
チエツクする。

オフである、つまりアドレスＭの位置がフリー
であるとわかると、通常のシーケンスが進行す
る。すわなち、回線１１６を通じて書込パルスが
供給される際は、レジスタ１５４の使用可能な情
報文字がAND−ORゲート装置１５２〜１５６，
１６０〜１６２の働きでデータ入力バス１０４に
送られ、アドレスＭに書き込まれる。

回線１４４にステツプ・アドレス・カウンタ・
パルスが供給される際は、入力アドレス・カウン
タ１０８が１位置分前進するので、その内容がＭ
＋１になる。

ステツプ・アドレス・カンウタ・パルスの終了
時に、文字サービス回線１２６がアクテイブでな
くなる。

ビツト９がオンである、つまりアドレスＭの位
置がフリーでないことがわかると、回線１６６の
オーバラン信号がアクテイブになる。これは、受
信部待ち行列が一杯であることの表示である。

この場合、エンコーダ１６８がオーバラン状態
に対応する終了状態文字を生成する。この文字
は、データ入力バス１０４に送出される。

回線１６６のオーバラン信号はANDゲート１
７４を抑止するので、順序論理１１０からの回線
１１３上の書込パルスは回線１１６に与えられな
い。このパルスのゲーテイングがANDゲート１
８２によつて行われると、入力アドレス・カウン
タの内容が１位置分後退してＭ−１になる。

ANDゲート１４０は条件づけられないので、
回線１１４からのステツプ・アドレス・カウン
タ・パルスは回線１３８な送出されない。該パル
スはゲーテイング装置１７６を経て書込回線１１
６に送られる。データ入力バスの内容（オーバラ
ン終了状態文字）はアドレスＭ−１に書き込まれ
る。

ステツプ・アドレス・カウンタ・パルスの終了
の際には、ANDゲート１８６によつて文字サー
ビス回線１２６がアクテイブでなくなる。オーバ
ラン回線１６６はアクテイブのままである。受信
部ビツト回路４６は以後入力されてくる文字を放
棄し、文字サービス回線１２６をアクテイブにし
ない。

オーバラン回線１６６がリセツトされるのは、
回線１８８の新しい受信開始コマンドを受信した
とき、または回線１９０の全体リセツト・コマン
ドを受信したときである。

次に、受信部バイト回路の動作を詳細に説明す
る。

NCP制御プログラムの発した受信開始または
受信継続コマンドは、マイクロ・プロセツサ８の
働きで前置スキヤナ・ハードウエアへ渡される。

これら２つのコマンドによつて、ラツチ２０６
がセツトされる。受信部ビツト回路記憶割当回線
１３２がアクテイブでない場合、受信部待ち行列
１００が受信部バイト回路５０に割り当てられ、
該待ち行列１００の読取が始まる。

受信部待ち行列１００が回路５０に割り当てら
れた結果、次のようなことが起こる。

イ ゲーテイングが行われて出力アドレス・カウ
ンタの内容（Ｎに等しいと仮定する）がアドレ
ス・バス１０２に送られる。

ロ ゲーテイングが行われて、回路５０とデータ
入出力バス１０６，１０４との間で情報がやり
取りされる。

以後、次のようなシーケンスが生じる。

記憶読取出パルス時には、アドレスＮにて待ち
行列１００の読出が行われ、該アドレスに記憶さ
れているワードの内容がデータ出力バス１０６に
送られる。ANDゲート２３６はビツト９（文字
レデイ）がオン、つまりアドレスＮの位置に回路
４６の置いた文字があるか否かをチエツクする。

ビツト９がオンだとわかると、文字レデイ回線
２４８がアクテイブになり、データ出力バス１０
６から来たビツト０〜７およびＰの内容がレジス
タ２６２に記憶されるとともに、文字使用可能回
線２２６がアクテイブになり、回路５０に対して
文字が使用可能であることが知らされる。

ビツト１０（終了状態）がオンだとわかると、
ラツチ２０８がセツチされ、レジスタ２６２に記
憶されている文字が終了状態文字であることが意
味される。

ビツト１０がオフの場合は、記憶書込パルス時
にANDゲート２４３の働きによつてゼロがデー
タ入力バス１０４に送られ、回路４６のためにア
ドレスＮを解放する。

ステツプ・アドレス・カウンタ・パルス時は、
出力アドレス・カウンタ・２００が１位置だけ前
進するのでその内容がＮ＋１になる。

ラツチ１２４からの文字サービス回線がアクテ
イブでなくて、回線１３２はアクテイブでなく、
かつ回路５０がレジスタ２６２の文字をピンポ
ン・レジスタ５４，５６に（Ａ／Ｃ文字の場合は
マイクロ・プロセツサに）送つたときに回路５０
の送つた文字取出済（CHARACTER TAKEN）
信号によつて文字使用可能ラツチ２２８がリセツ
トされた場合、回路５０の送るNCPバツフア・
ラエイン終了信号によつてラツチ２０６がリセツ
トされない限り、上記プロセスが進行する。

ビツト１０がオンだと、書込パルスとステツ
プ・フオワード・カウンタ・パルスについては上
記と同じプロセスが進行するけれども、この場合
ラツチ２０８がアクテイブなので、ラツチ２０６
はリセツトされており、受信部待ち行列の読出は
行われない。終了状態ラツチ２０８はマイクロ・
プロセツサ２２に割込をかける。該マイクロ・プ
ロセツサはレジスタ２６２の終了状態、つまり進
行していた受信コマンドの終了を読み取る。

アドレスＮに文字がない場合、ビツト９がオフ
だとわかり、ラツチ２４６がリセツトされる。こ
の結果、ステツプ・カウンタ・パルスが出力アド
レス・レジスタ・カウンタ２００へ送られなくな
り、次のシーケンスでも同じアドレスＮの位置が
読み出される。該プロセスは、記憶読出パルス時
にビツト９がオンだと認識されるまで、続けられ
る。

受信コマンド実行が完了すると、データは
NCPバツフアの中にあり、Ａ−Ｃフイールドと
終了状態文字を受信したマイクロ・プロセツサが
この情報を含む状況信号をバス１０を介して
NCPプログラムへ送り、NCPプログラムに割込
をかける。受信コマンドの完了に対応するこの割
込は通信制御装置によつて従来のように処理さ
れ、NCPプログラムは状況情報とこれらのコマ
ンドに関連するデータを得る。

回路４６は、SDLCフレームの処理を可能にす
る通常の手段を含む。該手段は、CRCが正確か
否か、フラグ・オフ・バウンダリ・早期フラグ検
出・打ち切り、またはアイドル・コンフイギユレ
ーシヨン等の状態を検出する。また、回路４６
は、第６図に示されるフオーマツトを持つ終了状
態文字を生成するコーデイング回路（図示せず）
も含む。

Ｅ 発明の効果 本発明によれば、記憶手段（受信部待ち行列機
構４８）を中心とする新たな構成を回線アダプタ
のスキヤナに付加したことにより、通信制御装置
のNCPを変更することなく、そして回線アダプ
タのプロセツサとして中低速の回線速度に適応し
たものであつても、通信制御装置を高速回線に接
続できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明による機構を組み込み得るよう
な通信制御装置の全体的な配置を示す図、第２図
は、本発明による高速回線アダプタの配置をより
詳細に示す図、第３図は、NCPバツフアのチエ
イニングとプレフイクスのフオーマツトを示す
図、第４図は、前置スキヤナにおけるデータの流
れを示す図、第５図は、受信部待ち行列機構を介
して流れる受信部ビツト回路４６と受信部バイト
回路５０の間のデータの流れを示す図、第６図
は、待ち行列のワードのフオーマツトと終了状態
のワードのフオーマツトを示す図、第７図は、回
路４６から受信部待ち行列へのロードを可能にす
る論理装置を示す図、第８図は、回路５０による
受信部待ち行列の読取を可能にする論理装置を示
す図、第９図は、読取および書込動作のタイミン
グ図である。

Claims (1)

1. 【特許請求の範囲】 １ 中央制御装置と、該中央制御装置の動作を制
   御する通信制御プログラムが記憶されたメモリと
   を、含む通信制御装置であつて、少なくともアド
   レス・フイールドと制御フイールドを持ち、デー
   タを持つこともあるフレームが入力されると、前
   期通信制御プログラムによつて前記メモリにおい
   てバツフアが割り当てられるように構成された通
   信制御装置を、少なくとも１本の高速回線に接続
   するための、次の要件を具備する回線アダプタ。 (a) 前記回線アダプタは、プロセツサと、該プロ
   セツサの動作を制御するマイクロ・コードが記
   憶されたメモリを持つ。 (b) 前記回線アダプタは、少なくとも１本の高速
   回線に接続され、かつ前記マイクロ・プロセツ
   サにも接続されたスキヤナを持つ。 (c) 前記プロセツサは、入出力バスを介して前記
   中央制御装置と接続されている。 (d) 前記スキヤナは、直接メモリ・アクセス・バ
   スを介して前記中央制御装置のメモリと接続さ
   れている。 (e) 前記スキヤナは、次の手段を含む。 （e1） 前記回線から前記フレームを受け取
   り、該フレームの中のアドレス・フイール
   ド、制御フイルード、およびデータ毎に、そ
   れぞれを構成するビツトを含むフレーム文字
   を生成するとともに、前記各フレーム毎に、
   該フレームが正確に受信されたか否かを示す
   終了状態文字を生成する手段。 （e2） アドレス指定可能な複数の記憶場所を
   持つ記憶手段。 （e3） 前記手段（e1）が前記記憶手段（e2）
   をアクセスする際に、前記記憶手段（e2）が
   一杯でないときは、前記受け取つた各フレー
   ムに関連するフレーム文字と終了状態文字を
   前記記憶手段（e2）に書き込み、前記記憶手
   段（e2）が一杯のときは、オーバラン信号を
   生成し、前記記憶手段（e2）が一杯である限
   り、続いて受け取つた文字の前記記憶手段
   （e2）への書き込みを防止する手段。 （e4） 前記手段（e3）が前記記憶手段（e2）
   をアクセスしない際に、前記通信制御プログ
   ラムによる制御の下で、前記記憶手段（e2）
   をアクセスして前記各フレームに関連するフ
   レーム文字と終了状態文字を読み出し、前記
   フレーム文字のうちの前記アドレス・フイー
   ルドを構成していたビツト、前記制御フイー
   ルドを構成していたビツト、および前記終了
   状態文字を表わすビツトは前記プロセツサと
   前記入出力バスを介して前記中央制御装置へ
   送り、前記フレーム文字のうちの前記データ
   を構成していたビツトは前記直接メモリ・ア
   クセス・バスを介して前記中央制御装置のメ
   モリの中の前記割り当てられたバツフアに直
   接転送する手段。