JPH10262063A - セルスイッチング方法及びセル交換システム - Google Patents
セルスイッチング方法及びセル交換システムInfo
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Abstract
(57)【要約】
【課題】 基本交換レートより大きな伝送レートを有す
る高速伝送路を交換システムに収容する。 【解決手段】 基本交換レートのセルスイッチ２３ａ，
２３ｂを複数個設けると共に、各セルスイッチに対応し
て伝送路２１からのセルをキューイングする手段（ＦＩ
ＦＯバッファ２４ａ，２４ｂ）を設け、伝送路からのセ
ルをセル分離部２５により分離して所定のＦＩＦＯバッ
ファ２４ａ，２４ｂに書き込み、各ＦＩＦＯバッファよ
り基本交換レートでセルを読み出して対応するセルスイ
ッチに入力し、各スイッチでスイッチングされたセルを
集線部２７で集線して伝送路２２に送出する。
る高速伝送路を交換システムに収容する。 【解決手段】 基本交換レートのセルスイッチ２３ａ，
２３ｂを複数個設けると共に、各セルスイッチに対応し
て伝送路２１からのセルをキューイングする手段（ＦＩ
ＦＯバッファ２４ａ，２４ｂ）を設け、伝送路からのセ
ルをセル分離部２５により分離して所定のＦＩＦＯバッ
ファ２４ａ，２４ｂに書き込み、各ＦＩＦＯバッファよ
り基本交換レートでセルを読み出して対応するセルスイ
ッチに入力し、各スイッチでスイッチングされたセルを
集線部２７で集線して伝送路２２に送出する。
Description
【０００１】
【発明の属する技術分野】本発明はセルスイッチング方
法及びセル交換システムに係わり、特に、セルスイッチ
の基本交換レートより大きな伝送レートを有する高速伝
送路を収容してセルをスイッチングするセルスイッチン
グ方法及びセル交換システムに関する。
法及びセル交換システムに係わり、特に、セルスイッチ
の基本交換レートより大きな伝送レートを有する高速伝
送路を収容してセルをスイッチングするセルスイッチン
グ方法及びセル交換システムに関する。
【０００２】
【従来の技術】音声通信、データ通信だけでなく動画像
も含めたマルチメディア通信のニーズが高まりつつあ
る。かかる広帯域（Broadband)通信の実現手段として、
非同期転送モード(Asynchronous Transfer Mode : ＡＴ
Ｍ）を基本とするＢ−ＩＳＤＮ（Broadband-ＩＳＤＮ）
の交換技術がある。ＡＴＭ伝送方式はすべての情報をセ
ルとよばれる固定長情報に分解して高速転送する。すな
わち、ＡＴＭ伝送方式では物理回線上に多重に論理リン
クを張ることにより回線を複数の呼に割り当てる。そし
て、各呼に応じた端末からの動画像データや音声データ
等を固定長の情報単位（ＡＴＭセルという）に分解し、
順次回線に送り出して多重化を実現する。
も含めたマルチメディア通信のニーズが高まりつつあ
る。かかる広帯域（Broadband)通信の実現手段として、
非同期転送モード(Asynchronous Transfer Mode : ＡＴ
Ｍ）を基本とするＢ−ＩＳＤＮ（Broadband-ＩＳＤＮ）
の交換技術がある。ＡＴＭ伝送方式はすべての情報をセ
ルとよばれる固定長情報に分解して高速転送する。すな
わち、ＡＴＭ伝送方式では物理回線上に多重に論理リン
クを張ることにより回線を複数の呼に割り当てる。そし
て、各呼に応じた端末からの動画像データや音声データ
等を固定長の情報単位（ＡＴＭセルという）に分解し、
順次回線に送り出して多重化を実現する。
【０００３】ＡＴＭセルは図１９に示すように、５３バ
イトの固定長ブロックで構成され、その内５バイトがヘ
ッダ部、４８バイトがインフォメーションフィールド
（ペイロード）である。ヘッダ部には、データがブロッ
クに分解された後でも宛先が判るように呼識別用の仮想
チャンネル番号（Virtual Channel Identifier：ＶＣ
Ｉ）が含まれ、そのほか方路を特定する仮想パスの識別
子（Virtual Path Identifier：ＶＰＩ）や、リンク間
のフロー制御に用いられるジェネリックフローコントロ
ールＧＦＣ（Generic Flow Control）や、ペイロードタ
イプＰＴ（PayloadType)やセル損失優先表示ＣＬＰ（Cw
ll Loss Priority)、ヘッダのエラー訂正用符号ＨＥＣ
（Header Error Control)等が含まれている。
イトの固定長ブロックで構成され、その内５バイトがヘ
ッダ部、４８バイトがインフォメーションフィールド
（ペイロード）である。ヘッダ部には、データがブロッ
クに分解された後でも宛先が判るように呼識別用の仮想
チャンネル番号（Virtual Channel Identifier：ＶＣ
Ｉ）が含まれ、そのほか方路を特定する仮想パスの識別
子（Virtual Path Identifier：ＶＰＩ）や、リンク間
のフロー制御に用いられるジェネリックフローコントロ
ールＧＦＣ（Generic Flow Control）や、ペイロードタ
イプＰＴ（PayloadType)やセル損失優先表示ＣＬＰ（Cw
ll Loss Priority)、ヘッダのエラー訂正用符号ＨＥＣ
（Header Error Control)等が含まれている。
【０００４】図２０はＡＴＭ交換システムの構成図であ
り、１１11〜１１1n,１１21〜１１2 n，１１31〜１１3n,
１１41〜１１4nは対応する中継線（伝送路）に接続され
た加入者インタフェース部（あるいは回線ＩＦ部）、１
２1〜１２4は多重分離部、１３はＡＴＭスイッチ部、１
４はシステム制御部、１５は保守端末である。ＡＴＭス
イッチ部１３は、複数の多重分離部１２1〜１２4と接続
され、ある多重分離部からの入力セルをスイッチングし
て所定の多重分離部に出力する。多重分離部１２1〜１
２4はそれぞれ複数の加入者ＩＦ部１１11〜１１1n,１１
21〜１１2n，１１31〜１１3n,１１41〜１１4nと接続さ
れ、複数の加入者ＩＦ部からの上りセルを集線多重して
ＡＴＭスイッチ部１３に出力する。更に、多重分離部１
２1〜１２4は、ＡＴＭスイッチ部１３からの下りセルを
該当加入者ＩＦ部に分離出力する。
り、１１11〜１１1n,１１21〜１１2 n，１１31〜１１3n,
１１41〜１１4nは対応する中継線（伝送路）に接続され
た加入者インタフェース部（あるいは回線ＩＦ部）、１
２1〜１２4は多重分離部、１３はＡＴＭスイッチ部、１
４はシステム制御部、１５は保守端末である。ＡＴＭス
イッチ部１３は、複数の多重分離部１２1〜１２4と接続
され、ある多重分離部からの入力セルをスイッチングし
て所定の多重分離部に出力する。多重分離部１２1〜１
２4はそれぞれ複数の加入者ＩＦ部１１11〜１１1n,１１
21〜１１2n，１１31〜１１3n,１１41〜１１4nと接続さ
れ、複数の加入者ＩＦ部からの上りセルを集線多重して
ＡＴＭスイッチ部１３に出力する。更に、多重分離部１
２1〜１２4は、ＡＴＭスイッチ部１３からの下りセルを
該当加入者ＩＦ部に分離出力する。
【０００５】各加入者ＩＦ部１１11〜１１4nは、対応す
る多重分離部１２1〜１２4と接続され、伝送路から入力
された所定形式のフレーム（例えばSONET FRAME)のペイ
ロード部分よりＡＴＭセル（図１９）を取り出し、しか
る後、スイッチ内部のセルフォーマットに変換して多重
分離部に出力する。スイッチ内部のセルフォーマットは
図２１に示すようにＡＴＭセルに例えば１バイトを新た
に付加した構成を備え、そのうち数ビットがルーチング
用タグ情報ＴＡＧの書き込みのために使用される。ＡＴ
Ｍスイッチ部１３は図示しないＶＣ変換部で導入された
このタグ情報ＴＡＧを参照してセルを所定の方路にスイ
ッチングする。
る多重分離部１２1〜１２4と接続され、伝送路から入力
された所定形式のフレーム（例えばSONET FRAME)のペイ
ロード部分よりＡＴＭセル（図１９）を取り出し、しか
る後、スイッチ内部のセルフォーマットに変換して多重
分離部に出力する。スイッチ内部のセルフォーマットは
図２１に示すようにＡＴＭセルに例えば１バイトを新た
に付加した構成を備え、そのうち数ビットがルーチング
用タグ情報ＴＡＧの書き込みのために使用される。ＡＴ
Ｍスイッチ部１３は図示しないＶＣ変換部で導入された
このタグ情報ＴＡＧを参照してセルを所定の方路にスイ
ッチングする。
【０００６】また、各加入者ＩＦ部１１11〜１１4nは多
重分離部１２1〜１２4から入力するスイッチ内部のセル
フォーマット（図２１）を有するセルをＡＴＭセルフォ
ーマット(図１９）に変換し、該ＡＴＭセルをSONET FRA
MEのペイロード部分にマッピングして回線側に送出す
る。システム制御部１４は、加入者ＩＦ部１１11〜１１
4n、多重分離部１２1〜１２4、ＡＴＭスイッチ部１３を
制御する。図２２は自己ルーチング型のＡＴＭスイッチ
の説明図である。図中、Ｉ1〜Ｉ3はタグ情報検出回路、
Ｄ1〜Ｄ3は伝送情報遅延回路、ＤＭ1〜ＤＭ3はデマルチ
プレクサ、ＤＥＣ1〜ＤＥＣ3はタグ情報デコード回路で
あり、以上によりセル振分け部ＣＥＬＤが構成される。
ＦＭ11〜ＦＭ33はバッファメモリで例えばＦＩＦＯ(Fir
st-In First-Out)メモリ、ＳＥＬ1〜ＳＥＬ3はセレク
タ、ＡＯＭ1〜ＡＯＭ3は到着順序管理ＦＩＦＯである。
各到着順序管理ＦＩＦＯ（ＡＯＭ1〜ＡＯＭ3）はそれぞ
れタグ情報デコード回路ＤＥＣ1〜ＤＥＣ3の出力端に接
続され、対応する３つのバッファメモリＦＭ11〜Ｆ
Ｍ13，ＦＭ21〜ＦＭ23，ＦＭ31〜ＦＭ33にセルが到来す
る順序を記憶し、対応するセレクタＳＥＬ1〜ＳＥＬ3を
制御してセル到来順に３つのバッファメモリからセルを
読み出して出線＃１〜＃３に送出する。
重分離部１２1〜１２4から入力するスイッチ内部のセル
フォーマット（図２１）を有するセルをＡＴＭセルフォ
ーマット(図１９）に変換し、該ＡＴＭセルをSONET FRA
MEのペイロード部分にマッピングして回線側に送出す
る。システム制御部１４は、加入者ＩＦ部１１11〜１１
4n、多重分離部１２1〜１２4、ＡＴＭスイッチ部１３を
制御する。図２２は自己ルーチング型のＡＴＭスイッチ
の説明図である。図中、Ｉ1〜Ｉ3はタグ情報検出回路、
Ｄ1〜Ｄ3は伝送情報遅延回路、ＤＭ1〜ＤＭ3はデマルチ
プレクサ、ＤＥＣ1〜ＤＥＣ3はタグ情報デコード回路で
あり、以上によりセル振分け部ＣＥＬＤが構成される。
ＦＭ11〜ＦＭ33はバッファメモリで例えばＦＩＦＯ(Fir
st-In First-Out)メモリ、ＳＥＬ1〜ＳＥＬ3はセレク
タ、ＡＯＭ1〜ＡＯＭ3は到着順序管理ＦＩＦＯである。
各到着順序管理ＦＩＦＯ（ＡＯＭ1〜ＡＯＭ3）はそれぞ
れタグ情報デコード回路ＤＥＣ1〜ＤＥＣ3の出力端に接
続され、対応する３つのバッファメモリＦＭ11〜Ｆ
Ｍ13，ＦＭ21〜ＦＭ23，ＦＭ31〜ＦＭ33にセルが到来す
る順序を記憶し、対応するセレクタＳＥＬ1〜ＳＥＬ3を
制御してセル到来順に３つのバッファメモリからセルを
読み出して出線＃１〜＃３に送出する。
【０００７】ＡＴＭスイッチ部１に入力されるセルは図
２１に示す構成を有しており、検出回路Ｉi(i=１〜３）
はこの信号に含まれるタグ情報ＴＡＧを抽出してデコー
ド回路ＤＥＣi(i=１〜３）に送る。デコード回路ＤＥＣ
iは入力されたタグ情報が出力端＃ｊ（ｊ＝１〜３）を
示すものであれば、切換信号Ｓiによりデマルチプレク
サＤＭiを操作してＦＩＦＯメモリＦＭjiに伝送情報を
送る。例えば、入力端＃１より入力したセルに含まれる
タグＴＡＧが出力端＃２を示すものであれば、デコード
回路ＤＥＣ1はデマルチプレクサＤＭ1を操作して入力端
＃１からのセルをバッファメモリＦＭ21に入力する。
２１に示す構成を有しており、検出回路Ｉi(i=１〜３）
はこの信号に含まれるタグ情報ＴＡＧを抽出してデコー
ド回路ＤＥＣi(i=１〜３）に送る。デコード回路ＤＥＣ
iは入力されたタグ情報が出力端＃ｊ（ｊ＝１〜３）を
示すものであれば、切換信号Ｓiによりデマルチプレク
サＤＭiを操作してＦＩＦＯメモリＦＭjiに伝送情報を
送る。例えば、入力端＃１より入力したセルに含まれる
タグＴＡＧが出力端＃２を示すものであれば、デコード
回路ＤＥＣ1はデマルチプレクサＤＭ1を操作して入力端
＃１からのセルをバッファメモリＦＭ21に入力する。
【０００８】到着順序管理ＦＩＦＯ（ＡＯＭ1〜ＡＯ
Ｍ3）はそれぞれ制御情報デコード回路ＤＥＣ1〜ＤＥＣ
3の出力端に接続され、対応する３つのバッファメモリ
ＦＭ11〜ＦＭ13，ＦＭ21〜ＦＭ23，ＦＭ31〜ＦＭ33にセ
ルが到来する順序を記憶する。例えば、セルがバッファ
メモリＦＭ11→ＦＭ12→ＦＭ13→ＦＭ12→・・・の順序
で到来すれば、到着順序管理ＦＩＦＯ（ＡＯＭ1）には
１→２→３→２→・・・のようにセル到来順にバッファ
メモリ識別符号が記憶される。しかる後、到着順序管理
ＦＩＦＯ（ＡＯＭ1〜ＡＯＭ3）は対応するセレクタＳＥ
Ｌ1〜ＳＥＬ3を制御してセル到来順に３つのバッファメ
モリＦＭ11〜ＦＭ13，ＦＭ21〜ＦＭ23，ＦＭ 31〜ＦＭ33
からセルを読み出して出線＃１〜＃３に送出する。
Ｍ3）はそれぞれ制御情報デコード回路ＤＥＣ1〜ＤＥＣ
3の出力端に接続され、対応する３つのバッファメモリ
ＦＭ11〜ＦＭ13，ＦＭ21〜ＦＭ23，ＦＭ31〜ＦＭ33にセ
ルが到来する順序を記憶する。例えば、セルがバッファ
メモリＦＭ11→ＦＭ12→ＦＭ13→ＦＭ12→・・・の順序
で到来すれば、到着順序管理ＦＩＦＯ（ＡＯＭ1）には
１→２→３→２→・・・のようにセル到来順にバッファ
メモリ識別符号が記憶される。しかる後、到着順序管理
ＦＩＦＯ（ＡＯＭ1〜ＡＯＭ3）は対応するセレクタＳＥ
Ｌ1〜ＳＥＬ3を制御してセル到来順に３つのバッファメ
モリＦＭ11〜ＦＭ13，ＦＭ21〜ＦＭ23，ＦＭ 31〜ＦＭ33
からセルを読み出して出線＃１〜＃３に送出する。
【０００９】以上のように、各バッファメモリＦＭijに
複数セル分の容量を持たせておくことにより、バッファ
機能が得られ、一時的に伝送データが増大するような場
合にも十分に対応できる。また、セル到来順にバッファ
メモリＦＭi1〜ＦＭi3（ＦＭ 11〜ＦＭ13，ＦＭ21〜ＦＭ
23，ＦＭ31〜ＦＭ33）からセルを読み出すため各バッフ
ァメモリＦＭi1〜ＦＭi3に均等数のセルが滞留し、バッ
ファメモリよりオーバフローしてセルが廃棄される事態
がなくなる。図２３は各種伝送レートを有する高速伝送
路を収容するセル交換システムの全体の構成図であり、
受信部と送信部を分けて示している。図中、１３はＡＴ
Ｍスイッチ部であり、基本交換レートが622Mbpsのセル
スイッチをｎ個有している。１６ａは伝送レートが622M
bpsの伝送路に接続されたＬＴ受信部(Line Trank 受信
部)、１６ｂは伝送レートが622Mbpsの伝送路に接続され
たＬＴ送信部、１７ａ 1〜１７ａnは伝送レートが156Mの
伝送路に接続されたＬＴ受信部、１７ｂ1〜１７ｂnは伝
送レートが156Mの伝送路に接続されたＬＴ送信部であ
る。
複数セル分の容量を持たせておくことにより、バッファ
機能が得られ、一時的に伝送データが増大するような場
合にも十分に対応できる。また、セル到来順にバッファ
メモリＦＭi1〜ＦＭi3（ＦＭ 11〜ＦＭ13，ＦＭ21〜ＦＭ
23，ＦＭ31〜ＦＭ33）からセルを読み出すため各バッフ
ァメモリＦＭi1〜ＦＭi3に均等数のセルが滞留し、バッ
ファメモリよりオーバフローしてセルが廃棄される事態
がなくなる。図２３は各種伝送レートを有する高速伝送
路を収容するセル交換システムの全体の構成図であり、
受信部と送信部を分けて示している。図中、１３はＡＴ
Ｍスイッチ部であり、基本交換レートが622Mbpsのセル
スイッチをｎ個有している。１６ａは伝送レートが622M
bpsの伝送路に接続されたＬＴ受信部(Line Trank 受信
部)、１６ｂは伝送レートが622Mbpsの伝送路に接続され
たＬＴ送信部、１７ａ 1〜１７ａnは伝送レートが156Mの
伝送路に接続されたＬＴ受信部、１７ｂ1〜１７ｂnは伝
送レートが156Mの伝送路に接続されたＬＴ送信部であ
る。
【００１０】ＬＴ受信部１６ａ及びＬＴ送信部１６ｂは
物理終端部としての回線ＩＦ部、スイッチインタフェー
ス部を有している。ＬＴ受信部１７ａ1〜１７ａnは、４
本の156Mの伝送路にそれぞれ接続された４つの回線ＩＦ
部、各回線ＩＦ部から出力されるセルを集線して622Mの
セルにする集線部、集線部から読み出された622Mのセル
をセルスイッチに入力するスイッチインタフェース部を
有している。ＬＴ送信部１７ｂ1〜１７ｂnはセルスイッ
チでスイッチングされた622Mのセルを回線側に送出する
スイッチインタフェース部、622Mのセルを156Mのセルに
分離する分離部、各分離部からのセルをSONET FRAMEの
ペイロード部分にマッピングして回線側に送出する回線
ＩＦ部を有している。
物理終端部としての回線ＩＦ部、スイッチインタフェー
ス部を有している。ＬＴ受信部１７ａ1〜１７ａnは、４
本の156Mの伝送路にそれぞれ接続された４つの回線ＩＦ
部、各回線ＩＦ部から出力されるセルを集線して622Mの
セルにする集線部、集線部から読み出された622Mのセル
をセルスイッチに入力するスイッチインタフェース部を
有している。ＬＴ送信部１７ｂ1〜１７ｂnはセルスイッ
チでスイッチングされた622Mのセルを回線側に送出する
スイッチインタフェース部、622Mのセルを156Mのセルに
分離する分離部、各分離部からのセルをSONET FRAMEの
ペイロード部分にマッピングして回線側に送出する回線
ＩＦ部を有している。
【００１１】
【発明が解決しようとする課題】端末の高機能化と高速
化による高速通信の必要性が高まっており、伝送レート
は高速化の傾向にある。又、通信回線として、1.2Gbps/
2.4Gbpsレベルのユーザインタフェースの標準化作業も
開始され、将来的にこれら高速伝送レートを有する高速
伝送路が普及する可能性が高い。伝送路速度が高速化さ
れた時、スイッチの基本交換レートが低いと、実際に転
送するデータ量を制限し、あるいは、転送データを廃棄
する。しかし、データ転送量を制限する方法では伝送路
を高速化した意味がなく、又、データを廃棄する方法で
はデータ廃棄による通信品質劣化を引き起こす。このた
め、従来は伝送路速度を高速化すると同時にセルスイッ
チの基本交換レートも高速化し、高速伝送レートのセル
が到来してもセル廃棄なくセルのスイッチングができる
ようにしている。しかし、高速スイッチの開発が困難で
時間を要する場合があり、かかる場合には高速スイッチ
が開発されるまで高速伝送路を使用できない問題が生じ
る。又、高速伝送路を既存の低速交換システムに収容し
てシステムを拡張できない問題もある。
化による高速通信の必要性が高まっており、伝送レート
は高速化の傾向にある。又、通信回線として、1.2Gbps/
2.4Gbpsレベルのユーザインタフェースの標準化作業も
開始され、将来的にこれら高速伝送レートを有する高速
伝送路が普及する可能性が高い。伝送路速度が高速化さ
れた時、スイッチの基本交換レートが低いと、実際に転
送するデータ量を制限し、あるいは、転送データを廃棄
する。しかし、データ転送量を制限する方法では伝送路
を高速化した意味がなく、又、データを廃棄する方法で
はデータ廃棄による通信品質劣化を引き起こす。このた
め、従来は伝送路速度を高速化すると同時にセルスイッ
チの基本交換レートも高速化し、高速伝送レートのセル
が到来してもセル廃棄なくセルのスイッチングができる
ようにしている。しかし、高速スイッチの開発が困難で
時間を要する場合があり、かかる場合には高速スイッチ
が開発されるまで高速伝送路を使用できない問題が生じ
る。又、高速伝送路を既存の低速交換システムに収容し
てシステムを拡張できない問題もある。
【００１２】以上から本発明の目的は、セルスイッチの
基本交換レートより大きな伝送レートを有する高速伝送
路を交換システムに収容できるようにすることである。
本発明の目的は、セルスイッチ部を変更せず、高速伝送
路の収容部のみの変更で高速伝送路を低速交換システム
に収容できるようにすることである。本発明の目的は、
低速の伝送レートから基本交換レートより高速の伝送レ
ートまで、種々の伝送レートの伝送路を交換システムに
収容できるようにすることである。本発明の目的は、所
定の呼に応じたセルがセルスイッチの基本交換レートよ
り高速に到来しても、正しくスイッチングができるよう
にすることである。
基本交換レートより大きな伝送レートを有する高速伝送
路を交換システムに収容できるようにすることである。
本発明の目的は、セルスイッチ部を変更せず、高速伝送
路の収容部のみの変更で高速伝送路を低速交換システム
に収容できるようにすることである。本発明の目的は、
低速の伝送レートから基本交換レートより高速の伝送レ
ートまで、種々の伝送レートの伝送路を交換システムに
収容できるようにすることである。本発明の目的は、所
定の呼に応じたセルがセルスイッチの基本交換レートよ
り高速に到来しても、正しくスイッチングができるよう
にすることである。
【００１３】
【課題を解決するための手段】上記課題は本発明によれ
ば、基本交換レートを有する複数個のセルスイッチと、
各セルスイッチに対応して設けられ、前記伝送路からの
セルをキューイングする手段と、伝送路からのセルを分
離して所定のキューイング手段に記憶するセル分離手段
と、各キューイング手段より前記基本交換レートでセル
を読出して対応するセルスイッチに入力するセル読出し
手段と、各セルスイッチでスイッチングされたセルを集
線して伝送路に送出する集線部を備えたセル交換システ
ムにより達成される。
ば、基本交換レートを有する複数個のセルスイッチと、
各セルスイッチに対応して設けられ、前記伝送路からの
セルをキューイングする手段と、伝送路からのセルを分
離して所定のキューイング手段に記憶するセル分離手段
と、各キューイング手段より前記基本交換レートでセル
を読出して対応するセルスイッチに入力するセル読出し
手段と、各セルスイッチでスイッチングされたセルを集
線して伝送路に送出する集線部を備えたセル交換システ
ムにより達成される。
【００１４】上記課題は本発明によれば、基本交換レー
トを有する複数個のセルスイッチと、各セルスイッチに
対応して設けられ、伝送路からのセルをキューイングす
る手段と、呼に設定したＶＰＩ／ＶＣＩ値を少なくとも
用いて呼と前記キューイング手段との対応関係を記憶す
るテーブルと、セルに付加されているＶＰＩ／ＶＣＩ値
を参照して呼を識別し、該セルを識別した呼に応じたキ
ューイング手段に接続するセル分離手段と、各キューイ
ング手段からセル到来順に前記基本交換レートでセルを
読出して対応するセルスイッチに入力するセル読出し手
段と、各セルスイッチでスイッチングされたセルを集線
して伝送路に送出する集線多重部を備えたセル交換シス
テムにより達成される。
トを有する複数個のセルスイッチと、各セルスイッチに
対応して設けられ、伝送路からのセルをキューイングす
る手段と、呼に設定したＶＰＩ／ＶＣＩ値を少なくとも
用いて呼と前記キューイング手段との対応関係を記憶す
るテーブルと、セルに付加されているＶＰＩ／ＶＣＩ値
を参照して呼を識別し、該セルを識別した呼に応じたキ
ューイング手段に接続するセル分離手段と、各キューイ
ング手段からセル到来順に前記基本交換レートでセルを
読出して対応するセルスイッチに入力するセル読出し手
段と、各セルスイッチでスイッチングされたセルを集線
して伝送路に送出する集線多重部を備えたセル交換シス
テムにより達成される。
【００１５】上記課題は本発明によれば、各キューイン
グ手段に接続されているセル数を監視する接続セル数監
視手段と、呼毎に、該呼のセルが交換システムに到着し
た最新の時刻を記憶する最新到着時刻記憶手段と、所定
の呼のセルが到来したとき、該呼におけるセルの到来間
隔を前記最新時刻と現時刻との差分により求め、セル間
隔が設定時間以上か判定するセル間隔判定部と、セル間
隔が設定時間以下の場合には、呼に応じたキューイング
手段に該セルを接続し、セル間隔が設定時間以上の場合
には、接続セル数が最小のキューイング手段を求め、セ
ルを該キューイング手段に接続する手段を備えたセル交
換システムにより達成される。
グ手段に接続されているセル数を監視する接続セル数監
視手段と、呼毎に、該呼のセルが交換システムに到着し
た最新の時刻を記憶する最新到着時刻記憶手段と、所定
の呼のセルが到来したとき、該呼におけるセルの到来間
隔を前記最新時刻と現時刻との差分により求め、セル間
隔が設定時間以上か判定するセル間隔判定部と、セル間
隔が設定時間以下の場合には、呼に応じたキューイング
手段に該セルを接続し、セル間隔が設定時間以上の場合
には、接続セル数が最小のキューイング手段を求め、セ
ルを該キューイング手段に接続する手段を備えたセル交
換システムにより達成される。
【００１６】上記課題は本発明によれば、セルスイッチ
の基本交換レートより大きな伝送レートを有する高速伝
送路を収容し、入力セルをスイッチングして所定の高速
伝送路に送出するセル交換システムにおいて、基本交換
レートを有する複数個のセルスイッチと、各セルスイッ
チに対応して設けられ、前記伝送路からのセルをキュー
イングする手段と、呼毎に到着セルに到着順を示すシー
ケンス番号を付加する手段と、該シーケンス番号が付加
されたセルを接続セル数が最小のキューイング手段に接
続するセル分離手段と、キューイング手段より前記基本
交換レートでセルを読み出して対応するセルスイッチに
入力する手段と、スイッチングされたセルを集線して伝
送路に送出する際、セルを呼毎にシーケンス番号順に並
べて送出する手段を備えたセル交換システムにより達成
される。
の基本交換レートより大きな伝送レートを有する高速伝
送路を収容し、入力セルをスイッチングして所定の高速
伝送路に送出するセル交換システムにおいて、基本交換
レートを有する複数個のセルスイッチと、各セルスイッ
チに対応して設けられ、前記伝送路からのセルをキュー
イングする手段と、呼毎に到着セルに到着順を示すシー
ケンス番号を付加する手段と、該シーケンス番号が付加
されたセルを接続セル数が最小のキューイング手段に接
続するセル分離手段と、キューイング手段より前記基本
交換レートでセルを読み出して対応するセルスイッチに
入力する手段と、スイッチングされたセルを集線して伝
送路に送出する際、セルを呼毎にシーケンス番号順に並
べて送出する手段を備えたセル交換システムにより達成
される。
【００１７】
（Ａ）第１実施例 （ａ）第１実施例の概略 図１は本発明の第１実施例の概略説明図である。図中、
２１，２２は伝送レート1.2Gbpsの高速伝送路、２３
ａ，２３ｂは基本交換レート(622Mbps)のセルスイッ
チ、２４はセルの待ち行列記憶部であり、ＦＩＦＯバッ
ファ２４ａ、２４ｂを備えている。ＦＩＦＯバッファ２
４ａ，２４ｂはそれぞれセルスイッチに対応して設けら
れ、伝送路２１からのセルをキューイングする。２５は
伝送路２１から到来する伝送レート1.2Gのセルを分離し
て所定のＦＩＦＯバッファ２４ａ，２４ｂに入力するセ
ル分離部、２６は各ＦＩＦＯバッファ２４ａ，２４ｂよ
り622Mの基本交換レートでセルを読み出して対応するセ
ルスイッチ２３ａ，２３ｂに入力するセル読出・入力
部、２７は各スイッチ２３ａ，２３ｂでスイッチングさ
れた622Mのセルを集線して1.2Gのセルにして伝送路２２
に送出する集線部、２８はセルをいずれのＦＩＦＯバッ
ファ２４ａ，２４ｂに書き込むかを決定する情報を記憶
するテーブル、２９は呼処理部である。テーブル２８に
記憶される上記情報は、呼とＦＩＦＯバッファとの対応
関係であり、呼設定時にテーブルに設定される。呼は呼
設定時に設定されたＶＰＩ／ＶＣＩ値により、あるいは
ＶＰＩ／ＶＣＩ値とタグとの組み合わせにより特定され
る。
２１，２２は伝送レート1.2Gbpsの高速伝送路、２３
ａ，２３ｂは基本交換レート(622Mbps)のセルスイッ
チ、２４はセルの待ち行列記憶部であり、ＦＩＦＯバッ
ファ２４ａ、２４ｂを備えている。ＦＩＦＯバッファ２
４ａ，２４ｂはそれぞれセルスイッチに対応して設けら
れ、伝送路２１からのセルをキューイングする。２５は
伝送路２１から到来する伝送レート1.2Gのセルを分離し
て所定のＦＩＦＯバッファ２４ａ，２４ｂに入力するセ
ル分離部、２６は各ＦＩＦＯバッファ２４ａ，２４ｂよ
り622Mの基本交換レートでセルを読み出して対応するセ
ルスイッチ２３ａ，２３ｂに入力するセル読出・入力
部、２７は各スイッチ２３ａ，２３ｂでスイッチングさ
れた622Mのセルを集線して1.2Gのセルにして伝送路２２
に送出する集線部、２８はセルをいずれのＦＩＦＯバッ
ファ２４ａ，２４ｂに書き込むかを決定する情報を記憶
するテーブル、２９は呼処理部である。テーブル２８に
記憶される上記情報は、呼とＦＩＦＯバッファとの対応
関係であり、呼設定時にテーブルに設定される。呼は呼
設定時に設定されたＶＰＩ／ＶＣＩ値により、あるいは
ＶＰＩ／ＶＣＩ値とタグとの組み合わせにより特定され
る。
【００１８】基本交換レートの２つのセルスイッチ２３
ａ，２３ｂを設け、かつ、各セルスイッチ２３ａ，２３
ｂに対応して高速伝送路２１からのセルをキューイング
するＦＩＦＯｂバッファ２４ａ，２４ｂを設ける。セル
分離部２５は伝送路２１からの1.2Gのセルを分離して所
定のＦＩＦＯバッファ２４ａ，２４ｂに記憶し、セル読
出・入力部２６は各ＦＩＦＯバッファ２４ａ、２４ｂよ
り基本交換レート622Mでセルを読み出して対応するセル
スイッチ２３ａ，２３ｂに入力する。各セルスイッチ２
３ａ，２３ｂは入力された622Mのセルをスイッチング
し、集線部２７は各スイッチでスイッチングされた622M
のセルを集線して1.2Gのセルにして伝送路２２に送出す
る。
ａ，２３ｂを設け、かつ、各セルスイッチ２３ａ，２３
ｂに対応して高速伝送路２１からのセルをキューイング
するＦＩＦＯｂバッファ２４ａ，２４ｂを設ける。セル
分離部２５は伝送路２１からの1.2Gのセルを分離して所
定のＦＩＦＯバッファ２４ａ，２４ｂに記憶し、セル読
出・入力部２６は各ＦＩＦＯバッファ２４ａ、２４ｂよ
り基本交換レート622Mでセルを読み出して対応するセル
スイッチ２３ａ，２３ｂに入力する。各セルスイッチ２
３ａ，２３ｂは入力された622Mのセルをスイッチング
し、集線部２７は各スイッチでスイッチングされた622M
のセルを集線して1.2Gのセルにして伝送路２２に送出す
る。
【００１９】ＦＩＦＯバッファ２４ａ，２４ｂへのセル
の振り分けは以下のように行う。呼処理部２９は、呼
設定処理時に、呼とＦＩＦＯ番号との対応、実際には、
呼に設定したＶＰＩ／ＶＣＩ値及びタグにより特定され
るアドレス（ＶＰＩ／ＶＣＩ／タグ）とＦＩＦＯバッフ
ァ番号との対応をテーブル２８に設定し、かつ、ＦＩ
ＦＯバッファ２４ａ，２４ｂにそれぞれ対応付けられて
いる呼の帯域値を積算する。又、呼処理部２９は、呼
の通信終了により帯域値を積算値より減算し、新たな
呼設定時、帯域積算値が最小のＦＩＦＯバッファを選択
し、呼（アドレスＶＰＩ／ＶＣＩ／タグ）を該選択し
たＦＩＦＯバッファに対応付けてテーブル２８に設定
し、かつ、帯域積算値を更新する。セル分離部２５は高
速伝送路２１を介してセルが入力されると、該セルに付
加されているＶＰＩ／ＶＣＩ／タグ及びテーブル２８を
参照してセルを入力すべきＦＩＦＯバッファ２４ａ、２
４ｂを求め、該ＦＩＦＯバッファにセルを入力する。以
上のように、高速伝送路からのセルを基本交換レートの
セルに分離するようにし、セルスイッチでスイッチング
されたセルを集線して高速伝送路に送出するようにした
から、セルスイッチの基本交換レートより大きな伝送レ
ートを有する高速伝送路を交換システムに収容すること
ができる。又、セルスイッチ部を変更せず、高速伝送路
の収容部のみの変更だけで高速伝送路を低速交換システ
ムに収容することができる。更に、低速の伝送レートか
ら基本交換レートより高速の伝送レートまで種々の伝送
レートの伝送路を交換システムに収容することができ
る。
の振り分けは以下のように行う。呼処理部２９は、呼
設定処理時に、呼とＦＩＦＯ番号との対応、実際には、
呼に設定したＶＰＩ／ＶＣＩ値及びタグにより特定され
るアドレス（ＶＰＩ／ＶＣＩ／タグ）とＦＩＦＯバッフ
ァ番号との対応をテーブル２８に設定し、かつ、ＦＩ
ＦＯバッファ２４ａ，２４ｂにそれぞれ対応付けられて
いる呼の帯域値を積算する。又、呼処理部２９は、呼
の通信終了により帯域値を積算値より減算し、新たな
呼設定時、帯域積算値が最小のＦＩＦＯバッファを選択
し、呼（アドレスＶＰＩ／ＶＣＩ／タグ）を該選択し
たＦＩＦＯバッファに対応付けてテーブル２８に設定
し、かつ、帯域積算値を更新する。セル分離部２５は高
速伝送路２１を介してセルが入力されると、該セルに付
加されているＶＰＩ／ＶＣＩ／タグ及びテーブル２８を
参照してセルを入力すべきＦＩＦＯバッファ２４ａ、２
４ｂを求め、該ＦＩＦＯバッファにセルを入力する。以
上のように、高速伝送路からのセルを基本交換レートの
セルに分離するようにし、セルスイッチでスイッチング
されたセルを集線して高速伝送路に送出するようにした
から、セルスイッチの基本交換レートより大きな伝送レ
ートを有する高速伝送路を交換システムに収容すること
ができる。又、セルスイッチ部を変更せず、高速伝送路
の収容部のみの変更だけで高速伝送路を低速交換システ
ムに収容することができる。更に、低速の伝送レートか
ら基本交換レートより高速の伝送レートまで種々の伝送
レートの伝送路を交換システムに収容することができ
る。
【００２０】（ｂ）交換システムの全体の構成 図２は各種伝送レートを有する高速伝送路を収容する本
発明のセル交換システムの全体の構成図であり、受信部
と送信部を分けて示している。図中、５１はセルスイッ
チ部であり、基本交換レートが622Mbpsのセルスイッチ
５１ａ〜５１ｄを有し、交換容量は４×622Mbpsで2.4Gb
psである。セルスイッチ５１ａ〜５１ｄは一般的なセル
フルーチングスイッチであり(図２２参照）、出力バッ
ファ型や共通バッファ型等の各種の方式が提案されてい
る。５２ａは伝送レートが基本交換レートより高速の伝
送路（1.2Gbpsの伝送路）に接続された1.2G-ＬＴ受信
部、５２ｂは伝送レートが1.2Gbpsの伝送路に接続され
た1.2G-ＬＴ送信部である。５３ａは伝送レートが622Mb
psの伝送路に接続された622M-ＬＴ受信部、５３ｂは伝
送レートが622Mbpsの伝送路に接続された622M-ＬＴ送信
部、５４ａは伝送レートが156Mの伝送路に接続された15
6M-ＬＴ受信部、５４ｂは伝送レートが156Mの伝送路に
接続された156M-ＬＴ送信部である。５５は呼処理プロ
セッサである。ＬＴ送信部、ＬＴ受信部としては、接続
される伝送路／端末速度の違いにより種々のもの（1.2G
-LT/622M-LT/156M-LT)があり、スイッチ部５１を挟んで
左側が受信部、右側が送信部の構成となっている。
発明のセル交換システムの全体の構成図であり、受信部
と送信部を分けて示している。図中、５１はセルスイッ
チ部であり、基本交換レートが622Mbpsのセルスイッチ
５１ａ〜５１ｄを有し、交換容量は４×622Mbpsで2.4Gb
psである。セルスイッチ５１ａ〜５１ｄは一般的なセル
フルーチングスイッチであり(図２２参照）、出力バッ
ファ型や共通バッファ型等の各種の方式が提案されてい
る。５２ａは伝送レートが基本交換レートより高速の伝
送路（1.2Gbpsの伝送路）に接続された1.2G-ＬＴ受信
部、５２ｂは伝送レートが1.2Gbpsの伝送路に接続され
た1.2G-ＬＴ送信部である。５３ａは伝送レートが622Mb
psの伝送路に接続された622M-ＬＴ受信部、５３ｂは伝
送レートが622Mbpsの伝送路に接続された622M-ＬＴ送信
部、５４ａは伝送レートが156Mの伝送路に接続された15
6M-ＬＴ受信部、５４ｂは伝送レートが156Mの伝送路に
接続された156M-ＬＴ送信部である。５５は呼処理プロ
セッサである。ＬＴ送信部、ＬＴ受信部としては、接続
される伝送路／端末速度の違いにより種々のもの（1.2G
-LT/622M-LT/156M-LT)があり、スイッチ部５１を挟んで
左側が受信部、右側が送信部の構成となっている。
【００２１】ＬＴ受信部５２ａは、物理インタフェース
を終端し、例えばSONET FRAMEのペイロード部分よりセ
ルを抽出して次段に送出する物理終端部52a-1、入力さ
れた1.2Gのセルを622Mのセルに分離するセル分離部(CEL
L-DMUX)52a-2、分離されたセルを対応するセルスイッチ
５１ａ，５１ｂに入力するスイッチインタフェース部52
a-3, 52a-4を有している。ＬＴ送信部５２ｂはセルスイ
ッチ５１ａ，５１ｂでスイッチングされた基本交換レー
ト（622M）のセルを回線側に送出するスイッチインタフ
ェース部52b-1, 52b-2、各スイッチインタフェース部52
b-1, 52b-2から入力された基本交換レートのセルを集線
して1.2Gのセルにするセル集線部(CELL-MUX)52b-3、1.2
GのセルをSONET FRAMEのペイロード部分にマッピングし
て回線側に送出する物理終端部52b-4を有している。Ｌ
Ｔ受信部５３ａは物理終端部53a-1、セル分離部(CELL-D
MUX)53a-2、スイッチインタフェース部53a-3を有してい
る。ＬＴ送信部５３ｂはスイッチインタフェース部53b-
1、セル集線部(CELL-MUX)53b-3、物理終端部53b-3を有
している。
を終端し、例えばSONET FRAMEのペイロード部分よりセ
ルを抽出して次段に送出する物理終端部52a-1、入力さ
れた1.2Gのセルを622Mのセルに分離するセル分離部(CEL
L-DMUX)52a-2、分離されたセルを対応するセルスイッチ
５１ａ，５１ｂに入力するスイッチインタフェース部52
a-3, 52a-4を有している。ＬＴ送信部５２ｂはセルスイ
ッチ５１ａ，５１ｂでスイッチングされた基本交換レー
ト（622M）のセルを回線側に送出するスイッチインタフ
ェース部52b-1, 52b-2、各スイッチインタフェース部52
b-1, 52b-2から入力された基本交換レートのセルを集線
して1.2Gのセルにするセル集線部(CELL-MUX)52b-3、1.2
GのセルをSONET FRAMEのペイロード部分にマッピングし
て回線側に送出する物理終端部52b-4を有している。Ｌ
Ｔ受信部５３ａは物理終端部53a-1、セル分離部(CELL-D
MUX)53a-2、スイッチインタフェース部53a-3を有してい
る。ＬＴ送信部５３ｂはスイッチインタフェース部53b-
1、セル集線部(CELL-MUX)53b-3、物理終端部53b-3を有
している。
【００２２】ＬＴ受信部５４ａは、４本の156Mの伝送路
にそれぞれ接続された４つの物理終端部54a-1〜54a-4、
各物理終端部から出力されるセルを集線して622Mのセル
にするセル集線部（CELL-MUX)54a-5、セル集線部から読
み出された622Mのセルをセルスイッチ５１ｄに入力する
スイッチインタフェース部54a-6を有している。ＬＴ送
信部５４ｂはセルスイッチ５１ｄでスイッチングされた
622Mのセルを回線側に送出するスイッチインタフェース
部54b-1、622Mのセルを156Mのセルに分離するセル分離
部(CELL-DMUX)54b-2、セル分離部からの156MのセルをSO
NET FRAMEのペイロード部分にマッピングして回線側に
送出する物理終端部54b-3〜54b-6を有している。以下で
は、基本交換レート622Mより高速の伝送レート1.2Gを有
する伝送路を収容するためのＬＴ受信機５２ａ、ＬＴ送
信機５２ｂについて説明する。
にそれぞれ接続された４つの物理終端部54a-1〜54a-4、
各物理終端部から出力されるセルを集線して622Mのセル
にするセル集線部（CELL-MUX)54a-5、セル集線部から読
み出された622Mのセルをセルスイッチ５１ｄに入力する
スイッチインタフェース部54a-6を有している。ＬＴ送
信部５４ｂはセルスイッチ５１ｄでスイッチングされた
622Mのセルを回線側に送出するスイッチインタフェース
部54b-1、622Mのセルを156Mのセルに分離するセル分離
部(CELL-DMUX)54b-2、セル分離部からの156MのセルをSO
NET FRAMEのペイロード部分にマッピングして回線側に
送出する物理終端部54b-3〜54b-6を有している。以下で
は、基本交換レート622Mより高速の伝送レート1.2Gを有
する伝送路を収容するためのＬＴ受信機５２ａ、ＬＴ送
信機５２ｂについて説明する。
【００２３】（ｃ）セル分離部(CELL-DMUX) （c-1） 構成 図３はセル分離部52a-2の構成図であり、６１はセルの
正常性の確認を行うセル終端回路部、６２はハイウェイ
対応回路部であり、伝送路からのセルレートをセルスイ
ッチ５１ａ，５１ｂの基本交換レートに分離するもので
ある。高速伝送路の伝送レートは1.2Gbps、基本交換レ
ートは622Mbpsである。このため、高速伝送路に対応し
て２つのセルスイッチ５１ａ，５１ｂが設けられてい
る。ハイウェイ対応回路部６２は、各セルスイッチ５１
ａ，５１ｂに対応して設けられ、分離されたセルをキュ
ーイングする２つのＦＩＦＯバッファ６２ａ，６２ｂ
と、セル終端部６１から出力されるセルを所定時間遅延
する遅延回路６２ｃと、セルヘッダを解析してセルを分
離し、適宜ＦＩＦＯバッファ６２ａ，６２ｂに書き込む
セルヘッダ解析回路部６２ｄと、各ＦＩＦＯバッファ６
２ａ，６２ｂから基本交換レートでセルを読出して対応
するセルスイッチに入力するセル読出し回路部６２ｅ、
６２ｆを有している。
正常性の確認を行うセル終端回路部、６２はハイウェイ
対応回路部であり、伝送路からのセルレートをセルスイ
ッチ５１ａ，５１ｂの基本交換レートに分離するもので
ある。高速伝送路の伝送レートは1.2Gbps、基本交換レ
ートは622Mbpsである。このため、高速伝送路に対応し
て２つのセルスイッチ５１ａ，５１ｂが設けられてい
る。ハイウェイ対応回路部６２は、各セルスイッチ５１
ａ，５１ｂに対応して設けられ、分離されたセルをキュ
ーイングする２つのＦＩＦＯバッファ６２ａ，６２ｂ
と、セル終端部６１から出力されるセルを所定時間遅延
する遅延回路６２ｃと、セルヘッダを解析してセルを分
離し、適宜ＦＩＦＯバッファ６２ａ，６２ｂに書き込む
セルヘッダ解析回路部６２ｄと、各ＦＩＦＯバッファ６
２ａ，６２ｂから基本交換レートでセルを読出して対応
するセルスイッチに入力するセル読出し回路部６２ｅ、
６２ｆを有している。
【００２４】セルヘッダ解析回路部６２ｄがセルをいず
れのＦＩＦＯバッファに書き込むかを決定するまでには
所定の時間を必要とする。このため、遅延回路６２ｃは
該時間分セルを遅延する。セルヘッダ解析回路部６２ｄ
はセルを書き込むＦＩＦＯバッファを決定すれば、該Ｆ
ＩＦＯバッファに1.2GHzの書き込みクロックwrite-cloc
kを入力する。ＦＩＦＯバッファ６２ａ，６２ｂはそれ
ぞれセルを蓄積しているか否かを示すエンプティ信号em
pty-flagを対応するセル読出し回路部６２ｅ、６２ｆに
入力する。セル読出し回路部６２ｅ、６２ｆはセルが蓄
積されていれば基本交換レート622MHzの読出しクロック
read-clockを発生し、該クロックに同期してＦＩＦＯバ
ッファからセルを読出してセルスイッチ５１ａ，５１ｂ
に入力する。
れのＦＩＦＯバッファに書き込むかを決定するまでには
所定の時間を必要とする。このため、遅延回路６２ｃは
該時間分セルを遅延する。セルヘッダ解析回路部６２ｄ
はセルを書き込むＦＩＦＯバッファを決定すれば、該Ｆ
ＩＦＯバッファに1.2GHzの書き込みクロックwrite-cloc
kを入力する。ＦＩＦＯバッファ６２ａ，６２ｂはそれ
ぞれセルを蓄積しているか否かを示すエンプティ信号em
pty-flagを対応するセル読出し回路部６２ｅ、６２ｆに
入力する。セル読出し回路部６２ｅ、６２ｆはセルが蓄
積されていれば基本交換レート622MHzの読出しクロック
read-clockを発生し、該クロックに同期してＦＩＦＯバ
ッファからセルを読出してセルスイッチ５１ａ，５１ｂ
に入力する。
【００２５】(c-2) セルヘッダ解析回路部 図４はセルヘッダ解析回路部６２ｄの構成図あり、７１
はセルヘッダ期間の間、クロックを通過するアンドゲー
ト、７２はセルヘッダを通過するゲート、７３ａ〜７３
ｄはセルヘッダに付加されているタグ，（ＶＰＩ／ＶＣ
Ｉ）値を保持するレジスタ、７４はＶＰＩ／ＶＣＩ／タ
グのうち所定のものをアドレスとして選択出力するマス
クレジスタ（ＶＰＩ／ＶＣＩ／タグをアドレスとす
る）、７５はタイミングジェネレータ、７６はセルをＦ
ＩＦＯバッファ６２ａ，６２ｂのいずれに入力するかを
決定する情報を記憶するエントリーテーブル、７７はア
ドレスが指示する上記情報を記憶してイネーブル／ディ
スイネーブル信号を出力する出力レジスタ、７８はＦＩ
ＦＯバッファのwrite-clockを発生するＦＩＦＯ制御
部、７９ａ，７９ｂはイネーブル信号入力時にwrite-cl
ockを出力するゲート回路である。エントリーテーブル
７６は図５に示すように、ＶＰＩ／ＶＣＩ値とタグを組
み合わせたものをアドレスとして有し、各アドレスにセ
ル入力先ＦＩＦＯバッファを指示するための出力キュー
番号（ＦＩＦＯ番号）を記憶する。ＶＰＩ／ＶＣＩ／タ
グは呼を一意に特定するものであるから、エントリーテ
ーブル７６には呼に応じたＦＩＦＯ番号が記憶されたこ
とになる。
はセルヘッダ期間の間、クロックを通過するアンドゲー
ト、７２はセルヘッダを通過するゲート、７３ａ〜７３
ｄはセルヘッダに付加されているタグ，（ＶＰＩ／ＶＣ
Ｉ）値を保持するレジスタ、７４はＶＰＩ／ＶＣＩ／タ
グのうち所定のものをアドレスとして選択出力するマス
クレジスタ（ＶＰＩ／ＶＣＩ／タグをアドレスとす
る）、７５はタイミングジェネレータ、７６はセルをＦ
ＩＦＯバッファ６２ａ，６２ｂのいずれに入力するかを
決定する情報を記憶するエントリーテーブル、７７はア
ドレスが指示する上記情報を記憶してイネーブル／ディ
スイネーブル信号を出力する出力レジスタ、７８はＦＩ
ＦＯバッファのwrite-clockを発生するＦＩＦＯ制御
部、７９ａ，７９ｂはイネーブル信号入力時にwrite-cl
ockを出力するゲート回路である。エントリーテーブル
７６は図５に示すように、ＶＰＩ／ＶＣＩ値とタグを組
み合わせたものをアドレスとして有し、各アドレスにセ
ル入力先ＦＩＦＯバッファを指示するための出力キュー
番号（ＦＩＦＯ番号）を記憶する。ＶＰＩ／ＶＣＩ／タ
グは呼を一意に特定するものであるから、エントリーテ
ーブル７６には呼に応じたＦＩＦＯ番号が記憶されたこ
とになる。
【００２６】(c-3) セルをキューイングするＦＩＦＯ決
定処理 エントリーテーブル７６の各アドレスの内容は呼処理プ
ロセッサ５５の制御で書き替えられる。図６は呼処理プ
ロセッサ５５によるセルキューイングＦＩＦＯの決定処
理フローである。呼処理プロセッサ５５は、呼設定処理
が必要であるかチェックし（ステップ１０１）、必要で
あれば呼設定処理を行い、呼のＶＰＩ／ＶＣＩ値及びタ
グを決定してＶＣＣ回路５６のＶＣ変換テーブルに設定
する（ステップ１０２）。これにより、ＶＣＣ回路５６
は伝送路から入力されたセルにタグを付加すると共に、
ＶＰＩ／ＶＣＩを付け替える。
定処理 エントリーテーブル７６の各アドレスの内容は呼処理プ
ロセッサ５５の制御で書き替えられる。図６は呼処理プ
ロセッサ５５によるセルキューイングＦＩＦＯの決定処
理フローである。呼処理プロセッサ５５は、呼設定処理
が必要であるかチェックし（ステップ１０１）、必要で
あれば呼設定処理を行い、呼のＶＰＩ／ＶＣＩ値及びタ
グを決定してＶＣＣ回路５６のＶＣ変換テーブルに設定
する（ステップ１０２）。これにより、ＶＣＣ回路５６
は伝送路から入力されたセルにタグを付加すると共に、
ＶＰＩ／ＶＣＩを付け替える。
【００２７】ついで、呼処理プロセッサは第１ＦＩＦＯ
バッファ６２ａの帯域積算値Ｂ１と第２ＦＩＦＯバッフ
ァ６２ｂの帯域積算値Ｂ２の大小を比較し、Ｂ１＜Ｂ２
であるかチェックする（ステップ１０３）。帯域積算値
とは、ＦＩＦＯバッファに呼が対応付けられる毎に、該
呼について端末から申告された帯域値を積算し、該呼の
通信終了により帯域値を積算値から減算して得られる値
である。Ｂ１＜Ｂ２であれば、呼のＶＰＩ／ＶＣＩ値及
びタグが示すエントリーテーブル７６の記憶域にＦＩＦ
Ｏバッファ６２ａのＦＩＦＯ番号を書き込み（ステップ
１０４）、Ｂ１＋Ｂ→Ｂ１により帯域積算値Ｂ１を更新
する（ステップ１０５）。ただし、Ｂ１の初期値は零、
Ｂは呼について端末が申告した帯域値であり、基本交換
レートより小さいとする。一方、Ｂ１＞Ｂ２であれば、
呼のＶＰＩ／ＶＣＩ値及びタグが示すエントリーテーブ
ル７６の記憶域にＦＩＦＯバッファ６２ｂのＦＩＦＯ番
号を書き込み（ステップ１０６）、Ｂ２＋Ｂ→Ｂ２によ
り帯域積算値Ｂ２を更新する（ステップ１０７）。ただ
し、Ｂ２の初期値は零である。
バッファ６２ａの帯域積算値Ｂ１と第２ＦＩＦＯバッフ
ァ６２ｂの帯域積算値Ｂ２の大小を比較し、Ｂ１＜Ｂ２
であるかチェックする（ステップ１０３）。帯域積算値
とは、ＦＩＦＯバッファに呼が対応付けられる毎に、該
呼について端末から申告された帯域値を積算し、該呼の
通信終了により帯域値を積算値から減算して得られる値
である。Ｂ１＜Ｂ２であれば、呼のＶＰＩ／ＶＣＩ値及
びタグが示すエントリーテーブル７６の記憶域にＦＩＦ
Ｏバッファ６２ａのＦＩＦＯ番号を書き込み（ステップ
１０４）、Ｂ１＋Ｂ→Ｂ１により帯域積算値Ｂ１を更新
する（ステップ１０５）。ただし、Ｂ１の初期値は零、
Ｂは呼について端末が申告した帯域値であり、基本交換
レートより小さいとする。一方、Ｂ１＞Ｂ２であれば、
呼のＶＰＩ／ＶＣＩ値及びタグが示すエントリーテーブ
ル７６の記憶域にＦＩＦＯバッファ６２ｂのＦＩＦＯ番
号を書き込み（ステップ１０６）、Ｂ２＋Ｂ→Ｂ２によ
り帯域積算値Ｂ２を更新する（ステップ１０７）。ただ
し、Ｂ２の初期値は零である。
【００２８】ついで、あるいは、ステップ１０１で呼設
定でなければ、通信中の呼が終了したかチェックし（ス
テップ１０８）、終了してなければ始めに戻り、以降の
処理を繰り返す。通信中の呼が終了すれば、終了呼のＶ
ＰＩ／ＶＣＩ／タグ値が示すエントリーテーブル７６の
記憶域に記憶されているＦＩＦＯ番号が示すＦＩＦＯバ
ッファの帯域積算値ＢｉをＢ′減小し（Ｂｉ−Ｂ′→Ｂ
ｉ、ステップ１０９）、以後、始めに戻り、以降の処理
を繰り返す。ただし、Ｂ′は終了呼の申告帯域である。
以上により、呼すなわちＶＰＩ／ＶＣＩ／タグに対応さ
せてセルを入力するＦＩＦＯバッファが決定される。
定でなければ、通信中の呼が終了したかチェックし（ス
テップ１０８）、終了してなければ始めに戻り、以降の
処理を繰り返す。通信中の呼が終了すれば、終了呼のＶ
ＰＩ／ＶＣＩ／タグ値が示すエントリーテーブル７６の
記憶域に記憶されているＦＩＦＯ番号が示すＦＩＦＯバ
ッファの帯域積算値ＢｉをＢ′減小し（Ｂｉ−Ｂ′→Ｂ
ｉ、ステップ１０９）、以後、始めに戻り、以降の処理
を繰り返す。ただし、Ｂ′は終了呼の申告帯域である。
以上により、呼すなわちＶＰＩ／ＶＣＩ／タグに対応さ
せてセルを入力するＦＩＦＯバッファが決定される。
【００２９】(c-4) セル分離部の動作 セル終端部６１（図３）から出力されるセルのヘッダに
は、呼設定時に決定されたＶＰＩ／ＶＣＩ値及びタグが
付加されている。したがって、セルヘッダ解析回路部６
２ｄはこれらをアドレスとしてエントリーテーブル７６
を参照してセルを入力するＦＩＦＯバッファを求め、該
ＦＩＦＯバッファにerite-clockを入力する。ライトク
ロックが入力されたＦＩＦＯバッファは遅延回路６２ｃ
で遅延されたセルを書き込み、以後同様の書き込み制御
を行う。以上の書き込みと並行して、セル読み出し回路
部６２ｅ，６２ｆは各ＦＩＦＯ６２ａ，６２ｂに記憶さ
れているセルを基本交換レートで読み出してセルスイッ
チ５１ａ、５１ｂに入力する。この結果、各セルスイッ
チ５１ａ，５１ｂは入力セルをタグに基づいてスイッチ
ングして所定の方路に出力する。
は、呼設定時に決定されたＶＰＩ／ＶＣＩ値及びタグが
付加されている。したがって、セルヘッダ解析回路部６
２ｄはこれらをアドレスとしてエントリーテーブル７６
を参照してセルを入力するＦＩＦＯバッファを求め、該
ＦＩＦＯバッファにerite-clockを入力する。ライトク
ロックが入力されたＦＩＦＯバッファは遅延回路６２ｃ
で遅延されたセルを書き込み、以後同様の書き込み制御
を行う。以上の書き込みと並行して、セル読み出し回路
部６２ｅ，６２ｆは各ＦＩＦＯ６２ａ，６２ｂに記憶さ
れているセルを基本交換レートで読み出してセルスイッ
チ５１ａ、５１ｂに入力する。この結果、各セルスイッ
チ５１ａ，５１ｂは入力セルをタグに基づいてスイッチ
ングして所定の方路に出力する。
【００３０】（ｄ）セル集線部(CELL-MUX) 図７はセル集線部の構成図であり、８１は第１のセルス
イッチ５１ａから出力される基本交換レート(622M)のセ
ルを書き込む第１のＦＩＦＯバッファ、８２は第２のセ
ルスイッチ５１ｂから出力される基本交換レート(622M)
のセルを書き込む第２のＦＩＦＯバッファ、８３は第
１、第２のＦＩＦＯバッファにセルが書き込まれた順
に、書き込まれたＦＩＦＯバッファの番号を記憶するセ
ル到着順序管理ＦＩＦＯ、８４はセル到着順にしたがっ
て第１、第２のＦＩＦＯバッファ８１、８２から1.2Gの
伝送レートでセルを読み取って物理終端部52b-4に入力
するセレクタである。セル集線部52b-3によれば、セル
スイッチ５１ａ，５１ｂより到来する２つの基本交換レ
ートのセル流を集線し、該セル流をセル到来順に1.2Gで
物理終端部を介して高速伝送路に送出することができ
る。
イッチ５１ａから出力される基本交換レート(622M)のセ
ルを書き込む第１のＦＩＦＯバッファ、８２は第２のセ
ルスイッチ５１ｂから出力される基本交換レート(622M)
のセルを書き込む第２のＦＩＦＯバッファ、８３は第
１、第２のＦＩＦＯバッファにセルが書き込まれた順
に、書き込まれたＦＩＦＯバッファの番号を記憶するセ
ル到着順序管理ＦＩＦＯ、８４はセル到着順にしたがっ
て第１、第２のＦＩＦＯバッファ８１、８２から1.2Gの
伝送レートでセルを読み取って物理終端部52b-4に入力
するセレクタである。セル集線部52b-3によれば、セル
スイッチ５１ａ，５１ｂより到来する２つの基本交換レ
ートのセル流を集線し、該セル流をセル到来順に1.2Gで
物理終端部を介して高速伝送路に送出することができ
る。
【００３１】以上により、高速伝送路からのセルをセル
分離部52a-2で基本交換レートのセルに分離してセルス
イッチ５１ａ，５１ｂに入力し、セルスイッチ５１ａ，
５１ｂでスイッチングしたセルをセル集線部52b-3で集
線して高速伝送路に送出するようにしたから、セルスイ
ッチの基本交換レートより大きな伝送レートを有する高
速伝送路を交換システムに収容することができる。又、
セル分離部52a-2は帯域積算値に基づいてセルを各ＦＩ
ＦＯバッファに振り分けるようにしたから、セル廃棄が
生じないようにセルを分離し、しかる後、スイッチン
グ、集線して高速伝送路に送出することができる。
分離部52a-2で基本交換レートのセルに分離してセルス
イッチ５１ａ，５１ｂに入力し、セルスイッチ５１ａ，
５１ｂでスイッチングしたセルをセル集線部52b-3で集
線して高速伝送路に送出するようにしたから、セルスイ
ッチの基本交換レートより大きな伝送レートを有する高
速伝送路を交換システムに収容することができる。又、
セル分離部52a-2は帯域積算値に基づいてセルを各ＦＩ
ＦＯバッファに振り分けるようにしたから、セル廃棄が
生じないようにセルを分離し、しかる後、スイッチン
グ、集線して高速伝送路に送出することができる。
【００３２】（Ｂ）第２実施例 （ａ）第２実施例の概略 第１実施例では、所定の呼に応じたセルがセルスイッチ
の基本交換レートより高速に到来する場合には、セル廃
棄が生じる。そこで、第２実施例は、かかる場合であっ
てもセル廃棄が生じないようにするものである。図８は
本発明の第２実施例の概略説明図であり、図１と同一部
分には同一符号を付している。図中、３０はＦＩＦＯバ
ッファ２４ａ，２４ｂに滞留しているセル数Ｃ１，Ｃ２
の大小を比較する比較部、３１は各呼のセルがセル交換
システムに到来した最後の時刻を呼毎に記憶する最終到
着時刻記憶部であり、呼に設定したＶＰＩ／ＶＣＩ値と
タグの組み合わせであるアドレス（ＶＰＩ／ＶＣＩ／タ
グ）と最終時刻の対応を記憶している。
の基本交換レートより高速に到来する場合には、セル廃
棄が生じる。そこで、第２実施例は、かかる場合であっ
てもセル廃棄が生じないようにするものである。図８は
本発明の第２実施例の概略説明図であり、図１と同一部
分には同一符号を付している。図中、３０はＦＩＦＯバ
ッファ２４ａ，２４ｂに滞留しているセル数Ｃ１，Ｃ２
の大小を比較する比較部、３１は各呼のセルがセル交換
システムに到来した最後の時刻を呼毎に記憶する最終到
着時刻記憶部であり、呼に設定したＶＰＩ／ＶＣＩ値と
タグの組み合わせであるアドレス（ＶＰＩ／ＶＣＩ／タ
グ）と最終時刻の対応を記憶している。
【００３３】テーブル２８には、呼のＶＰＩ／ＶＣＩ／
タグとＦＩＦＯ番号との対応に加えて、セル振り分け基
準を示すフラグＦＧを記憶する。すなわち、処理部２９
は、図１の場合と同様に、呼設定時に呼（ＶＰＩ／ＶＣ
Ｉ／タグ）をいずれかのＦＩＦＯバッファに対応付け、
かつ、セル振り分け基準を示すフラグＦＧをテーブル２
８に設定する。例えば、基本交換レートより低速のＣＢ
Ｒ（Constant BitRate)呼についてはフラグＦＧ＝”
０”を設定し、基本交換レートより高速になる可能性が
あるＶＢＲ（Variable Bit Rate)呼やバースト呼につい
てはフラグＦＧ＝”１”を設定する。
タグとＦＩＦＯ番号との対応に加えて、セル振り分け基
準を示すフラグＦＧを記憶する。すなわち、処理部２９
は、図１の場合と同様に、呼設定時に呼（ＶＰＩ／ＶＣ
Ｉ／タグ）をいずれかのＦＩＦＯバッファに対応付け、
かつ、セル振り分け基準を示すフラグＦＧをテーブル２
８に設定する。例えば、基本交換レートより低速のＣＢ
Ｒ（Constant BitRate)呼についてはフラグＦＧ＝”
０”を設定し、基本交換レートより高速になる可能性が
あるＶＢＲ（Variable Bit Rate)呼やバースト呼につい
てはフラグＦＧ＝”１”を設定する。
【００３４】呼に対応させてＦＩＦＯ番号やフラグがテ
ーブル２８に設定されている状態において、比較部３０
は各ＦＩＦＯバッファ２４ａ、２４ｂに滞留しているセ
ル数Ｃ１，Ｃ２の大小を比較し、最終到着時刻記憶部３
１は呼毎に、該呼のセルがセル交換システムに到着した
最後の時刻を記憶する。セル分離部２５は伝送路２１か
ら到来するセル流をセルに分離し、該セルに付加されて
いるＶＰＩ／ＶＣＩ／タグ値を参照してテーブル２８よ
りフラグＦＧを求め、該フラグが”０”であるか”１”
であるか調べる。セル分離部２５はフラグＦＧが”０”
の時は、テーブル２８が指定するＦＩＦＯバッファにセ
ルを入力し、フラグが”１”の時は該セルに付加されて
いるＶＰＩ／ＶＣＩ／タグ値を参照して最終到着時刻記
憶部３１より最終時刻を求め、該最終時刻と現時刻との
差分によりセルが属する呼のセル間隔を求める。つい
で、セル間隔と設定時間を比較し、セル間隔が設定時間
以上の場合には、滞留セル数が最小のＦＩＦＯバッファ
にセルを書き込む（接続する）。又、セル間隔が設定時
間以下の場合にはテーブル２８を参照し、該テーブルが
示すＦＩＦＯバッファに書き込む。
ーブル２８に設定されている状態において、比較部３０
は各ＦＩＦＯバッファ２４ａ、２４ｂに滞留しているセ
ル数Ｃ１，Ｃ２の大小を比較し、最終到着時刻記憶部３
１は呼毎に、該呼のセルがセル交換システムに到着した
最後の時刻を記憶する。セル分離部２５は伝送路２１か
ら到来するセル流をセルに分離し、該セルに付加されて
いるＶＰＩ／ＶＣＩ／タグ値を参照してテーブル２８よ
りフラグＦＧを求め、該フラグが”０”であるか”１”
であるか調べる。セル分離部２５はフラグＦＧが”０”
の時は、テーブル２８が指定するＦＩＦＯバッファにセ
ルを入力し、フラグが”１”の時は該セルに付加されて
いるＶＰＩ／ＶＣＩ／タグ値を参照して最終到着時刻記
憶部３１より最終時刻を求め、該最終時刻と現時刻との
差分によりセルが属する呼のセル間隔を求める。つい
で、セル間隔と設定時間を比較し、セル間隔が設定時間
以上の場合には、滞留セル数が最小のＦＩＦＯバッファ
にセルを書き込む（接続する）。又、セル間隔が設定時
間以下の場合にはテーブル２８を参照し、該テーブルが
示すＦＩＦＯバッファに書き込む。
【００３５】以上のように、滞留セル数が最小のＦＩＦ
Ｏバッファに記憶するようにしたから、ＦＩＦＯバッフ
ァ２４ａ，２４ｂからセルがオーバフローしないように
（セル廃棄がないように）、セルを振り分けることがで
きる。この場合、無暗に滞留セル数が少ない方のＦＩＦ
Ｏバッファにセルを入力すると、伝送路２１から到来す
るセル到来順序と伝送路２２へ送出するセル出力順序が
逆転する現象が生じる。そこで、呼毎にセル間隔を監視
し、該セル間隔が設定時間以上のセルの場合に限ってセ
ルを滞留セル数が少ない方のＦＩＦＯバッファに入力
し、セル間隔が短いセルについてはテーブルに設定され
ているＦＩＦＯバッファに入力する。このようにすれ
ば、ある呼のセル間隔が設定時間以上の場合、該呼の後
のセルが交換システムに到来した時、前のセルは既に集
線されて出力されており、逆転現象は生じない。すなわ
ち、上記設定時間は逆転が生じないことを保証する最小
時間である。
Ｏバッファに記憶するようにしたから、ＦＩＦＯバッフ
ァ２４ａ，２４ｂからセルがオーバフローしないように
（セル廃棄がないように）、セルを振り分けることがで
きる。この場合、無暗に滞留セル数が少ない方のＦＩＦ
Ｏバッファにセルを入力すると、伝送路２１から到来す
るセル到来順序と伝送路２２へ送出するセル出力順序が
逆転する現象が生じる。そこで、呼毎にセル間隔を監視
し、該セル間隔が設定時間以上のセルの場合に限ってセ
ルを滞留セル数が少ない方のＦＩＦＯバッファに入力
し、セル間隔が短いセルについてはテーブルに設定され
ているＦＩＦＯバッファに入力する。このようにすれ
ば、ある呼のセル間隔が設定時間以上の場合、該呼の後
のセルが交換システムに到来した時、前のセルは既に集
線されて出力されており、逆転現象は生じない。すなわ
ち、上記設定時間は逆転が生じないことを保証する最小
時間である。
【００３６】（ｂ）セル分離部 (b-1) 構成 図９は第２実施例のセル分離部の構成図であり、第１実
施例と同一部分には同一符号を付している。第１実施例
のセル分離部（図３）と異なる点は各ＦＩＦＯバッファ
６２ａ，６２ｂに滞留しているセル数Ｃ１，Ｃ２をセル
ヘッダ解析回路部６２ｄに入力している点、及びセルヘ
ッダ解析回路部６２ｄの構成である。
施例と同一部分には同一符号を付している。第１実施例
のセル分離部（図３）と異なる点は各ＦＩＦＯバッファ
６２ａ，６２ｂに滞留しているセル数Ｃ１，Ｃ２をセル
ヘッダ解析回路部６２ｄに入力している点、及びセルヘ
ッダ解析回路部６２ｄの構成である。
【００３７】(b-2) セルヘッダ解析回路部 図１０はセルヘッダ解析回路部６２ｄの構成図あり、７
１はセルヘッダ期間の間、クロックを通過するアンドゲ
ート、７２はセルヘッダを通過するゲート、７３ａ〜７
３ｄはセルヘッダに付加されているタグ、ＶＰＩ／ＶＣ
Ｉ値を保持するレジスタ、７４はＶＰＩ／ＶＣＩ／タグ
のうち所定のものをアドレスとして選択出力するマスク
レジスタ、７５はタイミングジェネレータ、７６は呼
（ＶＰＩ／ＶＣＩ／タグ）毎にセルをＦＩＦＯバッフ
ァ６２ａ，６２ｂのいずれに入力するかを決定する情報
及びセル振り分け基準を示すフラグＦＧをを記憶する
エントリーテーブル、７７はエントリーテーブルから読
み出された情報を記憶する出力レジスタ、７８はＦＩＦ
Ｏバッファのwrite-clockを発生するＦＩＦＯ制御部、
７９ａ，７９ｂはイネーブル信号入力時にwrite-clock
を出力するゲート回路である。
１はセルヘッダ期間の間、クロックを通過するアンドゲ
ート、７２はセルヘッダを通過するゲート、７３ａ〜７
３ｄはセルヘッダに付加されているタグ、ＶＰＩ／ＶＣ
Ｉ値を保持するレジスタ、７４はＶＰＩ／ＶＣＩ／タグ
のうち所定のものをアドレスとして選択出力するマスク
レジスタ、７５はタイミングジェネレータ、７６は呼
（ＶＰＩ／ＶＣＩ／タグ）毎にセルをＦＩＦＯバッフ
ァ６２ａ，６２ｂのいずれに入力するかを決定する情報
及びセル振り分け基準を示すフラグＦＧをを記憶する
エントリーテーブル、７７はエントリーテーブルから読
み出された情報を記憶する出力レジスタ、７８はＦＩＦ
Ｏバッファのwrite-clockを発生するＦＩＦＯ制御部、
７９ａ，７９ｂはイネーブル信号入力時にwrite-clock
を出力するゲート回路である。
【００３８】９１はタイマー、９２は呼(ＶＰＩ／ＶＣ
Ｉ／タグ）毎に最後のセル到着時刻Ｔ0を記憶する最終
到着時刻記憶部、９３はある呼のセルが到来した時、該
呼のセル最終到着時刻Ｔ0と現時刻Ｔnとの差分により前
記呼のセル間隔Ｔ（＝Ｔn−Ｔ0）を演算すると共に、セ
ル間隔Ｔと設定時間Ｔｓの大小を比較する演算部、９４
はＦＩＦＯバッファ６２ａ，６２ｂの滞留セル量Ｃ１，
Ｃ２の大小を比較する比較部、９５はセレクタである。
セレクタ９５は、セル振り分け基準を示すフラグＦＧ
の”１”，”０”及びセル間隔Ｔと設定時間Ｔｓの大小
に基づいてセルをいずれのＦＩＦＯバッファ６２ａ，６
２ｂに入力するかを決定する.エントリーテーブル７６
は図１１に示すように、ＶＰＩ／ＶＣＩ値（論理アドレ
ス）とタグを組み合わせてなるＶＰＩ／ＶＣＩ／タグ値
をアドレスとして有し、呼(ＶＰＩ／ＶＣＩ／タグ）毎
にセルをいずれのＦＩＦＯバッファに入力するか指定す
るためのＦＩＦＯ番号ＦＦＮと、セル振り分け基準を示
すフラグＦＧを記憶する。最終時刻記憶部９２は図１２
に示すように、ＶＰＩ／ＶＣＩ／タグ値をアドレスとし
て有し、呼（ＶＰＩ／ＶＣＩ／タグ）毎に該呼のセル最
終到着時刻を記憶する。
Ｉ／タグ）毎に最後のセル到着時刻Ｔ0を記憶する最終
到着時刻記憶部、９３はある呼のセルが到来した時、該
呼のセル最終到着時刻Ｔ0と現時刻Ｔnとの差分により前
記呼のセル間隔Ｔ（＝Ｔn−Ｔ0）を演算すると共に、セ
ル間隔Ｔと設定時間Ｔｓの大小を比較する演算部、９４
はＦＩＦＯバッファ６２ａ，６２ｂの滞留セル量Ｃ１，
Ｃ２の大小を比較する比較部、９５はセレクタである。
セレクタ９５は、セル振り分け基準を示すフラグＦＧ
の”１”，”０”及びセル間隔Ｔと設定時間Ｔｓの大小
に基づいてセルをいずれのＦＩＦＯバッファ６２ａ，６
２ｂに入力するかを決定する.エントリーテーブル７６
は図１１に示すように、ＶＰＩ／ＶＣＩ値（論理アドレ
ス）とタグを組み合わせてなるＶＰＩ／ＶＣＩ／タグ値
をアドレスとして有し、呼(ＶＰＩ／ＶＣＩ／タグ）毎
にセルをいずれのＦＩＦＯバッファに入力するか指定す
るためのＦＩＦＯ番号ＦＦＮと、セル振り分け基準を示
すフラグＦＧを記憶する。最終時刻記憶部９２は図１２
に示すように、ＶＰＩ／ＶＣＩ／タグ値をアドレスとし
て有し、呼（ＶＰＩ／ＶＣＩ／タグ）毎に該呼のセル最
終到着時刻を記憶する。
【００３９】セレクタ９５は、所定の呼のセルが到着し
たとき、該呼のＦＩＦＯ番号ＦＦＮ、セル振り分け基準
を示すフラグＦＧ、セル間隔Ｔと設定時間Ｔｓの大小を
参照し、 フラグＦＧが”０”の時、エントリーテーブル７６よ
り読み出したＦＩＦＯ番号ＦＦＮが指示するＦＩＦＯバ
ッファ６２ａ，６２ｂにセルを入力するようにイネーブ
ル／ディスイネーブル信号を発生し、 フラグＦＧが”１”で、セル間隔Ｔ≦設定時間Ｔｓの
時は、エントリーテーブル７６より読み出したＦＩＦＯ
番号ＦＦＮが指示するＦＩＦＯバッファにセルを入力す
るようにイネーブル／ディスイネーブル信号を発生し、 フラグＦＧが”１”で、セル間隔Ｔ＞設定時間Ｔｓの
時は、滞留セル量が少ない方のＦＩＦＯバッファにセル
を入力するようにイネーブル／ディスイネーブル信号を
発生する。
たとき、該呼のＦＩＦＯ番号ＦＦＮ、セル振り分け基準
を示すフラグＦＧ、セル間隔Ｔと設定時間Ｔｓの大小を
参照し、 フラグＦＧが”０”の時、エントリーテーブル７６よ
り読み出したＦＩＦＯ番号ＦＦＮが指示するＦＩＦＯバ
ッファ６２ａ，６２ｂにセルを入力するようにイネーブ
ル／ディスイネーブル信号を発生し、 フラグＦＧが”１”で、セル間隔Ｔ≦設定時間Ｔｓの
時は、エントリーテーブル７６より読み出したＦＩＦＯ
番号ＦＦＮが指示するＦＩＦＯバッファにセルを入力す
るようにイネーブル／ディスイネーブル信号を発生し、 フラグＦＧが”１”で、セル間隔Ｔ＞設定時間Ｔｓの
時は、滞留セル量が少ない方のＦＩＦＯバッファにセル
を入力するようにイネーブル／ディスイネーブル信号を
発生する。
【００４０】(b-3) セルをキューイングするＦＩＦＯバ
ッファの決定処理 図１３は呼処理プロセッサ５５によるセルキューイング
ＦＩＦＯの決定処理フローである。呼処理プロセッサ５
５は、呼設定処理が必要であるかチェックし（ステップ
２０１）、必要であれば呼設定処理を行い、呼のＶＰＩ
／ＶＣＩ値及びタグを決定してＶＣＣ回路５６のＶＣ変
換テーブルに設定する（ステップ２０２）。これによ
り、ＶＣＣ回路５６は伝送路から入力されたセルにタグ
を付加すると共に、ＶＰＩ／ＶＣＩを付け替える。つい
で、セル振り分け基準を示すフラグＦＧを決定する。例
えば、基本交換レートより低速のＣＢＲ（Constant Bi
t Rate)呼についてはフラグＦＧ＝”０”とし、基本交
換レートより高速になる可能性があるＶＢＲ（Variable
Bit Rate)呼やバースト呼についてはフラグＦＧ＝”
１”とする（ステップ２０３）。
ッファの決定処理 図１３は呼処理プロセッサ５５によるセルキューイング
ＦＩＦＯの決定処理フローである。呼処理プロセッサ５
５は、呼設定処理が必要であるかチェックし（ステップ
２０１）、必要であれば呼設定処理を行い、呼のＶＰＩ
／ＶＣＩ値及びタグを決定してＶＣＣ回路５６のＶＣ変
換テーブルに設定する（ステップ２０２）。これによ
り、ＶＣＣ回路５６は伝送路から入力されたセルにタグ
を付加すると共に、ＶＰＩ／ＶＣＩを付け替える。つい
で、セル振り分け基準を示すフラグＦＧを決定する。例
えば、基本交換レートより低速のＣＢＲ（Constant Bi
t Rate)呼についてはフラグＦＧ＝”０”とし、基本交
換レートより高速になる可能性があるＶＢＲ（Variable
Bit Rate)呼やバースト呼についてはフラグＦＧ＝”
１”とする（ステップ２０３）。
【００４１】ついで、呼処理プロセッサは第１ＦＩＦＯ
バッファ６２ａの帯域積算値Ｂ１と第２ＦＩＦＯバッフ
ァ６２ｂの帯域積算値Ｂ２の大小を比較し、Ｂ１＜Ｂ２
であるかチェックする（ステップ２０４）。Ｂ１＜Ｂ２
であれば、呼のＶＰＩ／ＶＣＩ／タグ値が示すエントリ
ーテーブル７６の記憶域にＦＩＦＯバッファ６２ａのＦ
ＩＦＯ番号ＦＦＮ及びステップ２０３で決定したフラグ
ＦＧを書き込み（ステップ２０５）、Ｂ１＋Ｂ→Ｂ１に
より帯域積算値Ｂ１を更新する（ステップ２０６）。一
方、Ｂ１＞Ｂ２であれば、呼のＶＰＩ／ＶＣＩ／タグ値
が示すエントリーテーブル７６の記憶域にＦＩＦＯバッ
ファ６２ｂのＦＩＦＯ番号ＦＦＮとフラグＦＧを書き込
み（ステップ２０７）、Ｂ２＋Ｂ→Ｂ２により帯域積算
値Ｂ２を更新する（ステップ２０８）。
バッファ６２ａの帯域積算値Ｂ１と第２ＦＩＦＯバッフ
ァ６２ｂの帯域積算値Ｂ２の大小を比較し、Ｂ１＜Ｂ２
であるかチェックする（ステップ２０４）。Ｂ１＜Ｂ２
であれば、呼のＶＰＩ／ＶＣＩ／タグ値が示すエントリ
ーテーブル７６の記憶域にＦＩＦＯバッファ６２ａのＦ
ＩＦＯ番号ＦＦＮ及びステップ２０３で決定したフラグ
ＦＧを書き込み（ステップ２０５）、Ｂ１＋Ｂ→Ｂ１に
より帯域積算値Ｂ１を更新する（ステップ２０６）。一
方、Ｂ１＞Ｂ２であれば、呼のＶＰＩ／ＶＣＩ／タグ値
が示すエントリーテーブル７６の記憶域にＦＩＦＯバッ
ファ６２ｂのＦＩＦＯ番号ＦＦＮとフラグＦＧを書き込
み（ステップ２０７）、Ｂ２＋Ｂ→Ｂ２により帯域積算
値Ｂ２を更新する（ステップ２０８）。
【００４２】ついで、あるいは、ステップ２０１で呼設
定でなければ、通信中の呼が終了したかチェックし（ス
テップ２０９）、終了してなければ始めに戻り、以降の
処理を繰り返す。通信中の呼が終了すれば、終了呼のＶ
ＰＩ／ＶＣＩ／タグ値が示すエントリーテーブル７７の
記憶域に記憶されているＦＩＦＯ番号が示すＦＩＦＯバ
ッファの帯域積算値ＢｉをＢ′減小し（Ｂｉ−Ｂ′→Ｂ
ｉ、ステップ２１０）、以後、始めに戻り、以降の処理
を繰り返す。ただし、Ｂ′は終了呼の申告帯域である。
定でなければ、通信中の呼が終了したかチェックし（ス
テップ２０９）、終了してなければ始めに戻り、以降の
処理を繰り返す。通信中の呼が終了すれば、終了呼のＶ
ＰＩ／ＶＣＩ／タグ値が示すエントリーテーブル７７の
記憶域に記憶されているＦＩＦＯ番号が示すＦＩＦＯバ
ッファの帯域積算値ＢｉをＢ′減小し（Ｂｉ−Ｂ′→Ｂ
ｉ、ステップ２１０）、以後、始めに戻り、以降の処理
を繰り返す。ただし、Ｂ′は終了呼の申告帯域である。
【００４３】(b-4) セル分離部の動作 セル終端部６１（図９）よりセルが入力すると、マスク
レジスタ７４（図１０）は該セルに付加されているＶＰ
Ｉ／ＶＣＩ／タグ値をアドレスとして出力する。この結
果、該アドレスが示すエントリーテーブル７６からＦＩ
ＦＯ番号ＦＦＮとフラグＦＧが読み出されて出力レジス
タ７７に格納される。又、前記アドレスが示す最終到着
時刻記憶部９２よりセル最終到着時刻Ｔ0が読み出され
る。セレクタ９５はフラグＦＧが”０”であれば、エン
トリーテーブル７６より読み出したＦＩＦＯ番号ＦＦＮ
が指示するＦＩＦＯバッファにセルを入力するようにイ
ネーブル信号を発生し、該ＦＩＦＯバッファにwrite-cl
ockを入力する。これにより、セルはwrite-clockが入力
されたＦＩＦＯバッファに書き込まれる。一方、フラグ
ＦＧが”１”であれば（条件１が成立）、演算部９３は
セル最終到着時刻Ｔ0と現時刻Ｔnとの差分によりセル間
隔Ｔ（＝Ｔn−Ｔ0）を演算すると共に、セル間隔Ｔと設
定時間Ｔｓの大小を比較する。
レジスタ７４（図１０）は該セルに付加されているＶＰ
Ｉ／ＶＣＩ／タグ値をアドレスとして出力する。この結
果、該アドレスが示すエントリーテーブル７６からＦＩ
ＦＯ番号ＦＦＮとフラグＦＧが読み出されて出力レジス
タ７７に格納される。又、前記アドレスが示す最終到着
時刻記憶部９２よりセル最終到着時刻Ｔ0が読み出され
る。セレクタ９５はフラグＦＧが”０”であれば、エン
トリーテーブル７６より読み出したＦＩＦＯ番号ＦＦＮ
が指示するＦＩＦＯバッファにセルを入力するようにイ
ネーブル信号を発生し、該ＦＩＦＯバッファにwrite-cl
ockを入力する。これにより、セルはwrite-clockが入力
されたＦＩＦＯバッファに書き込まれる。一方、フラグ
ＦＧが”１”であれば（条件１が成立）、演算部９３は
セル最終到着時刻Ｔ0と現時刻Ｔnとの差分によりセル間
隔Ｔ（＝Ｔn−Ｔ0）を演算すると共に、セル間隔Ｔと設
定時間Ｔｓの大小を比較する。
【００４４】セル間隔Ｔ＞設定時間Ｔｓであれば（条件
２が成立）、セレクタ９５は比較部９４の比較結果に基
づいて滞留セル量が少ない方のＦＩＦＯバッファにセル
を入力するようにイネーブル信号を発生し、該ＦＩＦＯ
バッファにwrite-clockを入力する。これにより、セル
はwrite-clockが入力されたＦＩＦＯバッファに書き込
まれる。同時に指定されたＦＩＦＯを数値に変換（デコ
ード）し、エントリーテーブル内のＦＩＦＯ番号を更新
しておく。
２が成立）、セレクタ９５は比較部９４の比較結果に基
づいて滞留セル量が少ない方のＦＩＦＯバッファにセル
を入力するようにイネーブル信号を発生し、該ＦＩＦＯ
バッファにwrite-clockを入力する。これにより、セル
はwrite-clockが入力されたＦＩＦＯバッファに書き込
まれる。同時に指定されたＦＩＦＯを数値に変換（デコ
ード）し、エントリーテーブル内のＦＩＦＯ番号を更新
しておく。
【００４５】一方、セル間隔Ｔ≦設定時間Ｔｓであれば
（条件２が不成立）、セクタ９５はエントリーテーブル
７６より読み出したＦＩＦＯ番号ＦＦＮが指示するＦＩ
ＦＯバッファにセルを入力するようにイネーブル／ディ
スイネーブル信号を発生し、該ＦＩＦＯバッファにwrit
e-clockを入力する。これにより、セルはwrite-clockが
入力されたＦＩＦＯバッファに書き込まれる。以上のよ
うに、セル間隔が設定時間以上長い場合には、滞留セル
数が最小のＦＩＦＯバッファに記憶するようにしたか
ら、ＦＩＦＯバッファ２４ａ，２４ｂからセルがオーバ
フローしないように（セル廃棄がないように）、かつ、
セル到来順序とセル出力順序が逆転する現象が生じない
ようにセルを振り分けることができる。
（条件２が不成立）、セクタ９５はエントリーテーブル
７６より読み出したＦＩＦＯ番号ＦＦＮが指示するＦＩ
ＦＯバッファにセルを入力するようにイネーブル／ディ
スイネーブル信号を発生し、該ＦＩＦＯバッファにwrit
e-clockを入力する。これにより、セルはwrite-clockが
入力されたＦＩＦＯバッファに書き込まれる。以上のよ
うに、セル間隔が設定時間以上長い場合には、滞留セル
数が最小のＦＩＦＯバッファに記憶するようにしたか
ら、ＦＩＦＯバッファ２４ａ，２４ｂからセルがオーバ
フローしないように（セル廃棄がないように）、かつ、
セル到来順序とセル出力順序が逆転する現象が生じない
ようにセルを振り分けることができる。
【００４６】(b-5) 変形例 以上は、フラグＦＧを用いた場合であるが、フラグＦＧ
を用いないでセルを振り分けることもできる。この場
合、セレクタ９５はセルが到着したとき、 セル間隔Ｔ≦設定時間Ｔｓの時は、エントリーテーブ
ル７６より読み出したＦＩＦＯ番号ＦＦＮが指示するＦ
ＩＦＯバッファにセルを入力するようにイネーブル／デ
ィスイネーブル信号を発生し、 セル間隔Ｔ＞設定時間Ｔｓの時は、滞留セル量が少な
い方のＦＩＦＯバッファにセルを入力するようにイネー
ブル／ディスイネーブル信号を発生する。 （ｃ）セル集線部(CELL-MUX) 第２実施例のセル集線部は図７の第１実施例のセル集線
部と同一の構成を有し、セルスイッチ５１ａ，５１ｂよ
り到来する２つの基本交換レートのセル流を集線し、該
セルをセル到来順に1.2Gで物理終端部を介して高速伝送
路に送出する。
を用いないでセルを振り分けることもできる。この場
合、セレクタ９５はセルが到着したとき、 セル間隔Ｔ≦設定時間Ｔｓの時は、エントリーテーブ
ル７６より読み出したＦＩＦＯ番号ＦＦＮが指示するＦ
ＩＦＯバッファにセルを入力するようにイネーブル／デ
ィスイネーブル信号を発生し、 セル間隔Ｔ＞設定時間Ｔｓの時は、滞留セル量が少な
い方のＦＩＦＯバッファにセルを入力するようにイネー
ブル／ディスイネーブル信号を発生する。 （ｃ）セル集線部(CELL-MUX) 第２実施例のセル集線部は図７の第１実施例のセル集線
部と同一の構成を有し、セルスイッチ５１ａ，５１ｂよ
り到来する２つの基本交換レートのセル流を集線し、該
セルをセル到来順に1.2Gで物理終端部を介して高速伝送
路に送出する。
【００４７】（Ｃ）第３実施例 （ａ）第３実施例の概略 第１実施例では、所定の呼に応じたセルが基本交換レー
トより高速に到来するとセル廃棄が生じる。そこで、第
２実施例ではセル間隔が設定時間以上の場合、セルを滞
留セル数が少ない方のＦＩＦＯバッファに入力し、これ
により、セル廃棄が生じないように、かつ、セル到来順
序とセル出力順序の逆転（逆転現象）が生じないように
する。第３実施例では、全てのセルを無条件に滞留セル
数が少ない方のＦＩＦＯバッファに入力する。この場
合、逆転現象が生じるため、集線処理において並び替え
を行い到来順にセルが送出されるようにする。
トより高速に到来するとセル廃棄が生じる。そこで、第
２実施例ではセル間隔が設定時間以上の場合、セルを滞
留セル数が少ない方のＦＩＦＯバッファに入力し、これ
により、セル廃棄が生じないように、かつ、セル到来順
序とセル出力順序の逆転（逆転現象）が生じないように
する。第３実施例では、全てのセルを無条件に滞留セル
数が少ない方のＦＩＦＯバッファに入力する。この場
合、逆転現象が生じるため、集線処理において並び替え
を行い到来順にセルが送出されるようにする。
【００４８】図１４は本発明の第３実施例の原理説明図
であり、図１と同一部分には同一符号を付している。図
中、３０はＦＩＦＯバッファ２４ａ，２４ｂに滞留して
いるセル数Ｃ１，Ｃ２の大小を比較する比較部、３２は
セルが伝送路より到来する毎に呼毎にセルに到着順を示
すシーケンス番号を付加するシーケンス番号付加部、３
３はセルを呼毎にシーケンス番号順に並べて送出するシ
ーケンス順出力部である。基本交換レートのセルスイッ
チ２３ａ，２３ｂを設けると共に、各セルスイッチ２３
ａ，２３ｂに対応して高速伝送路２１からのセルをキュ
ーイングするＦＩＦＯバッファ２４ａ，２４ｂを設け
る。比較部３０はＦＩＦＯバッファ２４ａ，２４ｂの滞
留セル数Ｃ１，Ｃ２を比較し、記憶セル数が最小のＦＩ
ＦＯバッファを識別し、セル分離部２５に入力する。
であり、図１と同一部分には同一符号を付している。図
中、３０はＦＩＦＯバッファ２４ａ，２４ｂに滞留して
いるセル数Ｃ１，Ｃ２の大小を比較する比較部、３２は
セルが伝送路より到来する毎に呼毎にセルに到着順を示
すシーケンス番号を付加するシーケンス番号付加部、３
３はセルを呼毎にシーケンス番号順に並べて送出するシ
ーケンス順出力部である。基本交換レートのセルスイッ
チ２３ａ，２３ｂを設けると共に、各セルスイッチ２３
ａ，２３ｂに対応して高速伝送路２１からのセルをキュ
ーイングするＦＩＦＯバッファ２４ａ，２４ｂを設け
る。比較部３０はＦＩＦＯバッファ２４ａ，２４ｂの滞
留セル数Ｃ１，Ｃ２を比較し、記憶セル数が最小のＦＩ
ＦＯバッファを識別し、セル分離部２５に入力する。
【００４９】シーケンス番号付加部３２は伝送レート1.
2Gのセル流が伝送路２１を介して到来する毎に、呼別に
各セルに到着順を示すシーケンス番号を付加する。セル
分離部２５は該シーケンス番号が付加されたセルを滞留
セル数が最小のＦＩＦＯに入力し、セル読出・入力部２
６は各ＦＩＦＯバッファ２４ａ、２４ｂより基本交換レ
ート622Mでセルを読み出して対応するセルスイッチ２３
ａ，２３ｂに入力する。各セルスイッチ２３ａ，２３ｂ
は入力された622Mのセルをスイッチングし、集線部２７
は各スイッチでスイッチングされた622Mのセルを集線
し、シーケンス順出力部３３は集線された1.2Gのセルを
呼毎にシーケンス番号順に並べて伝送路２２に送出す
る。以上のようにすれば、セル間隔に関係なく無条件で
セルを滞留セル数が最小のＦＩＦＯバッファに振り分け
ることができるため、高速伝送路を収容してもＦＩＦＯ
バッファ２４ａ，２４ｂからセルがオーバフローせず、
セル廃棄が生じない。又、逆転現象が生じてもシーケン
ス番号を用いて並び替えて伝送路に送出することができ
る。
2Gのセル流が伝送路２１を介して到来する毎に、呼別に
各セルに到着順を示すシーケンス番号を付加する。セル
分離部２５は該シーケンス番号が付加されたセルを滞留
セル数が最小のＦＩＦＯに入力し、セル読出・入力部２
６は各ＦＩＦＯバッファ２４ａ、２４ｂより基本交換レ
ート622Mでセルを読み出して対応するセルスイッチ２３
ａ，２３ｂに入力する。各セルスイッチ２３ａ，２３ｂ
は入力された622Mのセルをスイッチングし、集線部２７
は各スイッチでスイッチングされた622Mのセルを集線
し、シーケンス順出力部３３は集線された1.2Gのセルを
呼毎にシーケンス番号順に並べて伝送路２２に送出す
る。以上のようにすれば、セル間隔に関係なく無条件で
セルを滞留セル数が最小のＦＩＦＯバッファに振り分け
ることができるため、高速伝送路を収容してもＦＩＦＯ
バッファ２４ａ，２４ｂからセルがオーバフローせず、
セル廃棄が生じない。又、逆転現象が生じてもシーケン
ス番号を用いて並び替えて伝送路に送出することができ
る。
【００５０】（ｂ）セル分離部 （b-1） 構成 図１５は第３実施例のセル分離部52a-2の構成図であ
り、６１はセルの正常性の確認を行うセル終端回路部、
６２はハイウェイ対応回路部であり、伝送路からのセル
レートをセルスイッチ５１ａ，５１ｂの基本交換レート
に分離するものである。高速伝送路の伝送レートは1.2G
bps、基本交換レートは622Mbpsである。このため、高速
伝送路に対応して２つのセルスイッチ５１ａ，５１ｂが
設けられている。
り、６１はセルの正常性の確認を行うセル終端回路部、
６２はハイウェイ対応回路部であり、伝送路からのセル
レートをセルスイッチ５１ａ，５１ｂの基本交換レート
に分離するものである。高速伝送路の伝送レートは1.2G
bps、基本交換レートは622Mbpsである。このため、高速
伝送路に対応して２つのセルスイッチ５１ａ，５１ｂが
設けられている。
【００５１】ハイウェイ対応回路部６２は、２つのＦＩ
ＦＯバッファ６２ａ，６２ｂ、ＦＩＦＯ構成の遅延回路
６２ｃ、セルヘッダ解析回路部６２ｄ、読出し回路部６
２ｅ、６２ｆ、シーケンス番号付加部６２ｇを有してい
る。ＦＩＦＯバッファ６２ａ，６２ｂは各セルスイッチ
に対応して設けられ、分離されたセルをキューイングす
る。遅延回路６２ｃはread-clockの発生時刻をwrite-cl
ockの発生時刻から時間Ｔｄ遅延することにより、セル
終端部６１から出力されるセルを該時間Ｔｄ遅延する。
セルヘッダ解析回路部６２ｄはセルヘッダを解析して呼
毎に連続したシーケンス番号ＳＮを発生すると共に、セ
ルをＦＩＦＯバッファ６２ａ，６２ｂに振り分ける制御
を行う。セル読出し回路部６２ｅ、６２ｆは各ＦＩＦＯ
バッファ６２ａ，６２ｂから基本交換レートでセルを読
出して対応するセルスイッチに入力し、シーケンス番号
付加部６２ｇはセルヘッダ部にシーケンス番号ＳＮを付
加する。
ＦＯバッファ６２ａ，６２ｂ、ＦＩＦＯ構成の遅延回路
６２ｃ、セルヘッダ解析回路部６２ｄ、読出し回路部６
２ｅ、６２ｆ、シーケンス番号付加部６２ｇを有してい
る。ＦＩＦＯバッファ６２ａ，６２ｂは各セルスイッチ
に対応して設けられ、分離されたセルをキューイングす
る。遅延回路６２ｃはread-clockの発生時刻をwrite-cl
ockの発生時刻から時間Ｔｄ遅延することにより、セル
終端部６１から出力されるセルを該時間Ｔｄ遅延する。
セルヘッダ解析回路部６２ｄはセルヘッダを解析して呼
毎に連続したシーケンス番号ＳＮを発生すると共に、セ
ルをＦＩＦＯバッファ６２ａ，６２ｂに振り分ける制御
を行う。セル読出し回路部６２ｅ、６２ｆは各ＦＩＦＯ
バッファ６２ａ，６２ｂから基本交換レートでセルを読
出して対応するセルスイッチに入力し、シーケンス番号
付加部６２ｇはセルヘッダ部にシーケンス番号ＳＮを付
加する。
【００５２】セルヘッダ解析回路部６２ｄがシーケンス
番号ＳＮを発生するまでに所定の時間を必要とする。こ
のため、遅延回路６２ｃは該時間分セルを遅延し、シー
ケンス番号付加部６２ｇはセルヘッダ部にシーケンス番
号ＳＮを付加する。セルヘッダ解析回路部６２ｄはシー
ケンス番号発生に加えて、ＦＩＦＯバッファ６２ａ，６
２ｂのうちセル滞留数が最小のＦＩＦＯバッファを求
め、セルを入力するＦＩＦＯバッファを決定し、該ＦＩ
ＦＯバッファに1.2GHzの書き込みクロックwrite-clock
を入力する。ＦＩＦＯバッファ６２ａ，６２ｂはセル蓄
積の有無をエンプティ信号empty-flagで対応するセル読
出し回路部６２ｅ、６２ｆに通知すると共に、滞留セル
数Ｃ１，Ｃ２をセルヘッダ解析回路部６２ｄに入力す
る。セル読出し回路部６２ｅ、６２ｆはセルが蓄積され
ていれば基本交換レート622MHzの読出しクロックread-c
lockを発生し、該クロックに同期してＦＩＦＯバッファ
６２ａ，６２ｂからセルを読出してセルスイッチ５１
ａ，５１ｂに入力する。
番号ＳＮを発生するまでに所定の時間を必要とする。こ
のため、遅延回路６２ｃは該時間分セルを遅延し、シー
ケンス番号付加部６２ｇはセルヘッダ部にシーケンス番
号ＳＮを付加する。セルヘッダ解析回路部６２ｄはシー
ケンス番号発生に加えて、ＦＩＦＯバッファ６２ａ，６
２ｂのうちセル滞留数が最小のＦＩＦＯバッファを求
め、セルを入力するＦＩＦＯバッファを決定し、該ＦＩ
ＦＯバッファに1.2GHzの書き込みクロックwrite-clock
を入力する。ＦＩＦＯバッファ６２ａ，６２ｂはセル蓄
積の有無をエンプティ信号empty-flagで対応するセル読
出し回路部６２ｅ、６２ｆに通知すると共に、滞留セル
数Ｃ１，Ｃ２をセルヘッダ解析回路部６２ｄに入力す
る。セル読出し回路部６２ｅ、６２ｆはセルが蓄積され
ていれば基本交換レート622MHzの読出しクロックread-c
lockを発生し、該クロックに同期してＦＩＦＯバッファ
６２ａ，６２ｂからセルを読出してセルスイッチ５１
ａ，５１ｂに入力する。
【００５３】(b-2) セルヘッダ解析回路部 図１６はセルヘッダ解析回路部６２ｄの構成図あり、７
１はセルヘッダ期間の間、クロックを通過するアンドゲ
ート、７２はセルヘッダを通過するゲート、７３ａ〜７
３ｄはセルヘッダに付加されているタグ，ＶＰＩ／ＶＣ
Ｉ値を保持するレジスタ、７４はＶＰＩ／ＶＣＩ／タグ
のうち所定のものをアドレスとして選択出力するマスク
レジスタ、７５はタイミングジェネレータ、７８はＦＩ
ＦＯバッファのwrite-clockを発生するＦＩＦＯ制御
部、７９ａ，７９ｂはイネーブル信号が入力された時に
write-clockを出力するゲート回路である。９４はＦＩ
ＦＯバッファ６２ａ，６２ｂの滞留セル量Ｃ１，Ｃ２の
大小を比較する比較部、９５は滞留セル数が少ない方の
ＦＩＦＯバッファにセルを入力するようにイネーブル信
号を発生してゲート回路７９ａ，７９ｂに入力するセレ
クタ、９６はＶＰＩ／ＶＣＩ／タグ値をアドレスとする
シーケンス番号記憶部であり、呼（ＶＰＩ／ＶＣＩ／タ
グ）毎にシーケンス番号ＳＮを記憶するもの、９７は＋
１加算器である。
１はセルヘッダ期間の間、クロックを通過するアンドゲ
ート、７２はセルヘッダを通過するゲート、７３ａ〜７
３ｄはセルヘッダに付加されているタグ，ＶＰＩ／ＶＣ
Ｉ値を保持するレジスタ、７４はＶＰＩ／ＶＣＩ／タグ
のうち所定のものをアドレスとして選択出力するマスク
レジスタ、７５はタイミングジェネレータ、７８はＦＩ
ＦＯバッファのwrite-clockを発生するＦＩＦＯ制御
部、７９ａ，７９ｂはイネーブル信号が入力された時に
write-clockを出力するゲート回路である。９４はＦＩ
ＦＯバッファ６２ａ，６２ｂの滞留セル量Ｃ１，Ｃ２の
大小を比較する比較部、９５は滞留セル数が少ない方の
ＦＩＦＯバッファにセルを入力するようにイネーブル信
号を発生してゲート回路７９ａ，７９ｂに入力するセレ
クタ、９６はＶＰＩ／ＶＣＩ／タグ値をアドレスとする
シーケンス番号記憶部であり、呼（ＶＰＩ／ＶＣＩ／タ
グ）毎にシーケンス番号ＳＮを記憶するもの、９７は＋
１加算器である。
【００５４】(b-3) セル分離部の動作 セル終端部６１から出力されるセルのヘッダには、呼設
定時に決定されたＶＰＩ／ＶＣＩ値及びタグが付加され
ている。セルヘッダ解析回路部６２ｄはこのＶＰＩ／Ｖ
ＣＩ／タグ値をアドレスとしてシーケンス番号記憶部９
６よりシーケンス番号ＳＮを読み出し、該シーケンス番
号ＳＮをシーケンス番号付加部６２ｇに入力する。又、
セルヘッダ解析回路部６２ｄはシーケンス番号ＳＮを１
カウントアップして上記アドレスに書き込んで更新する
と共に、ＦＩＦＯバッファ６２ａ，６２ｂのセル滞留量
の大小を比較し、セル滞留数が少ないＦＩＦＯバッファ
にwrite-clockを入力する。シーケンス番号付加部６２
ｇは遅延回路６２ｃから出力されるセルのヘッダにシー
ケンス番号を付加して出力し、write-clockが入力され
ているＦＩＦＯバッファは該セルを書き込む。
定時に決定されたＶＰＩ／ＶＣＩ値及びタグが付加され
ている。セルヘッダ解析回路部６２ｄはこのＶＰＩ／Ｖ
ＣＩ／タグ値をアドレスとしてシーケンス番号記憶部９
６よりシーケンス番号ＳＮを読み出し、該シーケンス番
号ＳＮをシーケンス番号付加部６２ｇに入力する。又、
セルヘッダ解析回路部６２ｄはシーケンス番号ＳＮを１
カウントアップして上記アドレスに書き込んで更新する
と共に、ＦＩＦＯバッファ６２ａ，６２ｂのセル滞留量
の大小を比較し、セル滞留数が少ないＦＩＦＯバッファ
にwrite-clockを入力する。シーケンス番号付加部６２
ｇは遅延回路６２ｃから出力されるセルのヘッダにシー
ケンス番号を付加して出力し、write-clockが入力され
ているＦＩＦＯバッファは該セルを書き込む。
【００５５】以上により、呼（ＶＰＩ／ＶＣＩ／タグ）
毎に到来順にシーケンス番号が付加されて、滞留セル数
が少ない方のＦＩＦＯバッファにセルが書き込まれる。
この書き込みと並行して、セル読み出し回路部６２ｅ，
６２ｆは各ＦＩＦＯ６２ａ，６２ｂに記憶されているセ
ルを基本交換レートで読み出してセルスイッチ５１ａ、
５１ｂに入力する。この結果、各セルスイッチ５１ａ，
５１ｂは入力セルをタグに基づいてスイッチングして所
定の方路に出力する。
毎に到来順にシーケンス番号が付加されて、滞留セル数
が少ない方のＦＩＦＯバッファにセルが書き込まれる。
この書き込みと並行して、セル読み出し回路部６２ｅ，
６２ｆは各ＦＩＦＯ６２ａ，６２ｂに記憶されているセ
ルを基本交換レートで読み出してセルスイッチ５１ａ、
５１ｂに入力する。この結果、各セルスイッチ５１ａ，
５１ｂは入力セルをタグに基づいてスイッチングして所
定の方路に出力する。
【００５６】（ｃ）セル集線部(CELL-MUX)及びシーケン
ス順出力部 図１７はセル集線部及びシーケンス順出力部の構成図で
あり、52b-3はセル集線部、52b-3′はシーケンス順出力
部である。集線部52b-3において、８１は第１のセルス
イッチ５１ａから出力される基本交換レート(622M)のセ
ルを書き込む第１のＦＩＦＯバッファ、８２は第２のセ
ルスイッチ５１ｂから出力される基本交換レート(622M)
のセルを書き込む第２のＦＩＦＯバッファ、８３は第
１、第２のＦＩＦＯバッファにセルが書き込まれた順
に、書き込まれたＦＩＦＯバッファの番号を記憶するセ
ル到着順序管理ＦＩＦＯ、８４はセル到着順に第１、第
２のＦＩＦＯバッファ８１、８２から1.2Gの伝送レート
でセルを読み取って出力するセレクタである。
ス順出力部 図１７はセル集線部及びシーケンス順出力部の構成図で
あり、52b-3はセル集線部、52b-3′はシーケンス順出力
部である。集線部52b-3において、８１は第１のセルス
イッチ５１ａから出力される基本交換レート(622M)のセ
ルを書き込む第１のＦＩＦＯバッファ、８２は第２のセ
ルスイッチ５１ｂから出力される基本交換レート(622M)
のセルを書き込む第２のＦＩＦＯバッファ、８３は第
１、第２のＦＩＦＯバッファにセルが書き込まれた順
に、書き込まれたＦＩＦＯバッファの番号を記憶するセ
ル到着順序管理ＦＩＦＯ、８４はセル到着順に第１、第
２のＦＩＦＯバッファ８１、８２から1.2Gの伝送レート
でセルを読み取って出力するセレクタである。
【００５７】シーケンス順出力部52b-3′において、８
５ａ〜８５ｅはセルヘッダに含まれるシーケンス番号、
タグ、ＶＰＩ／ＶＣＩ値を記憶するレジスタ、８６はＶ
ＰＩ／ＶＣＩ／タグをアドレスの上位ビット、シーケン
ス番号をアドレスの下位ビットとして出力するマスクレ
ジスタ、８７はアドレスが出力されるまでの時間分セル
を遅延する遅延回路、８８はＶＰＩ／ＶＣＩ／タグ／シ
ーケンス番号により特定されるアドレスが指示する記憶
域にセルを記憶するセルバッファ、８９はシーケンス番
号管理制御部である。セル集線部52b-3はスイッチング
されたセルを集線し、シーケンス順出力部52b-3′はセ
ルを呼（ＶＰＩ／ＶＣＩ／タグ）毎にシーケンス番号順
に並べ、各呼のセルをシーケンス順に送出する。すなわ
ち、セルバッファ８８はＶＰＩ／ＶＣＩ／タグの小さい
順に、かつ、ＶＰＩ／ＶＣＩ／タグ（呼）毎にシーケン
ス番号順にセルを記憶する。又、シーケンス番号管理制
御部８９はセル集線部52b-3からのセル到来順に上位ア
ドレス(ＶＰＩ／ＶＣＩ／タグ値）を記憶し、該記憶さ
れた上位アドレス（ＶＰＩ／ＶＣＩ／タグ）順で、か
つ、シーケンス番号順にアドレスを発生し、セルバッフ
ァ８８からセルを読み出して出力する。
５ａ〜８５ｅはセルヘッダに含まれるシーケンス番号、
タグ、ＶＰＩ／ＶＣＩ値を記憶するレジスタ、８６はＶ
ＰＩ／ＶＣＩ／タグをアドレスの上位ビット、シーケン
ス番号をアドレスの下位ビットとして出力するマスクレ
ジスタ、８７はアドレスが出力されるまでの時間分セル
を遅延する遅延回路、８８はＶＰＩ／ＶＣＩ／タグ／シ
ーケンス番号により特定されるアドレスが指示する記憶
域にセルを記憶するセルバッファ、８９はシーケンス番
号管理制御部である。セル集線部52b-3はスイッチング
されたセルを集線し、シーケンス順出力部52b-3′はセ
ルを呼（ＶＰＩ／ＶＣＩ／タグ）毎にシーケンス番号順
に並べ、各呼のセルをシーケンス順に送出する。すなわ
ち、セルバッファ８８はＶＰＩ／ＶＣＩ／タグの小さい
順に、かつ、ＶＰＩ／ＶＣＩ／タグ（呼）毎にシーケン
ス番号順にセルを記憶する。又、シーケンス番号管理制
御部８９はセル集線部52b-3からのセル到来順に上位ア
ドレス(ＶＰＩ／ＶＣＩ／タグ値）を記憶し、該記憶さ
れた上位アドレス（ＶＰＩ／ＶＣＩ／タグ）順で、か
つ、シーケンス番号順にアドレスを発生し、セルバッフ
ァ８８からセルを読み出して出力する。
【００５８】図１８はシーケンス番号管理制御部８９の
構成図であり、８９ａは集線部52b-3よりセル到来順に
アドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス番号）を
記憶するＦＩＦＯバッファであり、ＶＰＩ／ＶＣＩ／タ
グにより上位アドレスＡｉが、シーケンス番号により下
位アドレスＳｉが示される。８９ｂは上位アドレスＡｉ
（ＶＰＩ／ＶＣＩ／タグ）毎に次に伝送路に送出すべき
シーケンス番号ＥＳｉ（期待シーケンス番号）を記憶す
るテーブル、８９ｃはＦＩＦＯバッファ８９ａから読み
出された上位アドレスＡｉに応じた期待シーケンス番号
ＥＳｉとＦＩＦＯバッファ８９ａから読み出された下位
アドレスＳｉとの一致／不一致を検出する一致検出部、
８９ｄは一致検出によりＦＩＦＯバッファ８９ａから読
み出したアドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス
番号）を出力アドレスとしてセルバッファ８８に入力す
るゲート回路、８９ｅは不一致検出によりアドレス（Ｖ
ＰＩ／ＶＣＩ／タグ／シーケンス番号）を再びＦＩＦＯ
バッファ８９ａに書き込むゲート回路、８９ｆは期待シ
ーケンス番号ＥＳｉをカウントアップする加算回路であ
る。
構成図であり、８９ａは集線部52b-3よりセル到来順に
アドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス番号）を
記憶するＦＩＦＯバッファであり、ＶＰＩ／ＶＣＩ／タ
グにより上位アドレスＡｉが、シーケンス番号により下
位アドレスＳｉが示される。８９ｂは上位アドレスＡｉ
（ＶＰＩ／ＶＣＩ／タグ）毎に次に伝送路に送出すべき
シーケンス番号ＥＳｉ（期待シーケンス番号）を記憶す
るテーブル、８９ｃはＦＩＦＯバッファ８９ａから読み
出された上位アドレスＡｉに応じた期待シーケンス番号
ＥＳｉとＦＩＦＯバッファ８９ａから読み出された下位
アドレスＳｉとの一致／不一致を検出する一致検出部、
８９ｄは一致検出によりＦＩＦＯバッファ８９ａから読
み出したアドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス
番号）を出力アドレスとしてセルバッファ８８に入力す
るゲート回路、８９ｅは不一致検出によりアドレス（Ｖ
ＰＩ／ＶＣＩ／タグ／シーケンス番号）を再びＦＩＦＯ
バッファ８９ａに書き込むゲート回路、８９ｆは期待シ
ーケンス番号ＥＳｉをカウントアップする加算回路であ
る。
【００５９】ＦＩＦＯバッファ８９ａから先頭アドレス
（ＶＰＩ／ＶＣＩ／タグ／シーケンス番号）が読み出さ
れると、その上位アドレスＡｉに応じた期待シーケンス
番号ＥＳｉがテーブル８９ｂより一致検出部８９ｃに入
力する。一致検出部８９ｃは期待シーケンス番号ＥＳｉ
とＦＩＦＯバッファ８９ａから読み出された下位アドレ
スＳｉを比較し、一致している場合には、逆転現象が生
じていないから、ゲート回路８９ｄに一致を指示して直
ちにアドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス番
号）を出力アドレスとしてセルバッファ８８に入力させ
る。これにより、セルバッファ８８から該出力アドレス
が指示するセルが読み出されて次段の物理終端部に入力
する。又、加算部８９ｅは期待シーケンス番号ＥＳｉを
歩進（ＥＳｉ＋１→ＥＳｉ）して元の位置に格納するこ
とにより更新する。
（ＶＰＩ／ＶＣＩ／タグ／シーケンス番号）が読み出さ
れると、その上位アドレスＡｉに応じた期待シーケンス
番号ＥＳｉがテーブル８９ｂより一致検出部８９ｃに入
力する。一致検出部８９ｃは期待シーケンス番号ＥＳｉ
とＦＩＦＯバッファ８９ａから読み出された下位アドレ
スＳｉを比較し、一致している場合には、逆転現象が生
じていないから、ゲート回路８９ｄに一致を指示して直
ちにアドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス番
号）を出力アドレスとしてセルバッファ８８に入力させ
る。これにより、セルバッファ８８から該出力アドレス
が指示するセルが読み出されて次段の物理終端部に入力
する。又、加算部８９ｅは期待シーケンス番号ＥＳｉを
歩進（ＥＳｉ＋１→ＥＳｉ）して元の位置に格納するこ
とにより更新する。
【００６０】一方、期待シーケンス番号ＥＳｉと下位ア
ドレスＳｉが一致していない場合には、逆転現象が生じ
ている。かかる場合には、セルバッファ８８からセルが
出力しない。又、一致検出部８９ｃはゲート回路８９ｅ
に不一致を指示する。これにより、ゲート回路８９ｅは
アドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス番号）を
ＦＩＦＯバッファ８９ａに再度書き込む。尚、期待シー
ケンス番号ＥＳｉは更新しない。以後、次のアドレスに
ついて上記制御を繰り返す。
ドレスＳｉが一致していない場合には、逆転現象が生じ
ている。かかる場合には、セルバッファ８８からセルが
出力しない。又、一致検出部８９ｃはゲート回路８９ｅ
に不一致を指示する。これにより、ゲート回路８９ｅは
アドレス（ＶＰＩ／ＶＣＩ／タグ／シーケンス番号）を
ＦＩＦＯバッファ８９ａに再度書き込む。尚、期待シー
ケンス番号ＥＳｉは更新しない。以後、次のアドレスに
ついて上記制御を繰り返す。
【００６１】以上では、高速伝送路の伝送レートを1.2G
bps、基本交換レートを622Mbpsとし、高速伝送路に対応
して２つのセルスイッチ、２つのＦＩＦＯバッファを設
けた場合について説明したが、伝送レート、基本交換レ
ートに応じて所定数のセルスイッチ、ＦＩＦＯバッファ
が設けられる。例えば、伝送レートが2.4G、基本交換レ
ートが622Mbpsの場合、セルスイッチ、ＦＩＦＯバッフ
ァはそれぞれ４つ設けられ、上記と同様の制御が行われ
る。又、以上ではエントリーテーブル等のアドレスとし
てＶＰＩ／ＶＣＩ値とタグの組み合わせ（ＶＰＩ／ＶＣ
Ｉ／タグ）を採用したが、呼を区別できるものであれば
アドレスとして使用することができ、例えば、ＶＰＩ／
ＶＣＩ値のみでアドレスを構成することもできる。以
上、本発明を実施例により説明したが、本発明は請求の
範囲に記載した本発明の主旨に従い種々の変形が可能で
あり、本発明はこれらを排除するものではない。
bps、基本交換レートを622Mbpsとし、高速伝送路に対応
して２つのセルスイッチ、２つのＦＩＦＯバッファを設
けた場合について説明したが、伝送レート、基本交換レ
ートに応じて所定数のセルスイッチ、ＦＩＦＯバッファ
が設けられる。例えば、伝送レートが2.4G、基本交換レ
ートが622Mbpsの場合、セルスイッチ、ＦＩＦＯバッフ
ァはそれぞれ４つ設けられ、上記と同様の制御が行われ
る。又、以上ではエントリーテーブル等のアドレスとし
てＶＰＩ／ＶＣＩ値とタグの組み合わせ（ＶＰＩ／ＶＣ
Ｉ／タグ）を採用したが、呼を区別できるものであれば
アドレスとして使用することができ、例えば、ＶＰＩ／
ＶＣＩ値のみでアドレスを構成することもできる。以
上、本発明を実施例により説明したが、本発明は請求の
範囲に記載した本発明の主旨に従い種々の変形が可能で
あり、本発明はこれらを排除するものではない。
【００６２】
【発明の効果】以上本発明によれば、基本交換レートよ
り大きな伝送レートを有する高速伝送路に対して基本交
換レートのセルスイッチを複数個設け、かつ、各セルス
イッチに対応して伝送路からのセルをキューイングする
手段を設け、伝送路からのセルを分離して所定のキュー
イング手段に書き込み（接続し）、各キューイング手段
より前記基本交換レートでセルを読み出して対応するセ
ルスイッチに入力し、各スイッチでスイッチングされた
セルを集線して伝送路に送出するようにしたから、セル
スイッチの基本交換レートより大きな伝送レートを有す
る高速伝送路を交換システムに収容することができる。
又、セルスイッチ部を変更せず、高速伝送路の収容部の
みの変更で高速伝送路を交換システムに収容することが
でき、更には、低速の伝送レートから基本交換レートよ
り高速の伝送レートまで種々の伝送レートの伝送路を交
換システムに収容でき、柔軟性のある交換システムを提
供できる。
り大きな伝送レートを有する高速伝送路に対して基本交
換レートのセルスイッチを複数個設け、かつ、各セルス
イッチに対応して伝送路からのセルをキューイングする
手段を設け、伝送路からのセルを分離して所定のキュー
イング手段に書き込み（接続し）、各キューイング手段
より前記基本交換レートでセルを読み出して対応するセ
ルスイッチに入力し、各スイッチでスイッチングされた
セルを集線して伝送路に送出するようにしたから、セル
スイッチの基本交換レートより大きな伝送レートを有す
る高速伝送路を交換システムに収容することができる。
又、セルスイッチ部を変更せず、高速伝送路の収容部の
みの変更で高速伝送路を交換システムに収容することが
でき、更には、低速の伝送レートから基本交換レートよ
り高速の伝送レートまで種々の伝送レートの伝送路を交
換システムに収容でき、柔軟性のある交換システムを提
供できる。
【００６３】本発明によれば、呼設定時に呼に割り当て
たＶＰＩ／ＶＣＩ値あるいはＶＰＩ／ＶＣＩ／タグ値を
用いて呼とキューイング手段との対応を設定し、セルに
付加されているＶＰＩ／ＶＣＩ値あるいはＶＰＩ／ＶＣ
Ｉ／タグ値を参照して該セルを呼に応じたキューイング
手段に接続するようにしたから、各キューイング手段に
均等にセルを振り分けることができ、キューイング手
段、例えば、ＦＩＦＯバッファからセルがオーバフロー
してセルロスが生じないようにできる。
たＶＰＩ／ＶＣＩ値あるいはＶＰＩ／ＶＣＩ／タグ値を
用いて呼とキューイング手段との対応を設定し、セルに
付加されているＶＰＩ／ＶＣＩ値あるいはＶＰＩ／ＶＣ
Ｉ／タグ値を参照して該セルを呼に応じたキューイング
手段に接続するようにしたから、各キューイング手段に
均等にセルを振り分けることができ、キューイング手
段、例えば、ＦＩＦＯバッファからセルがオーバフロー
してセルロスが生じないようにできる。
【００６４】本発明によれば、呼設定時に呼に割り当て
たＶＰＩ／ＶＣＩ値あるいはＶＰＩ／ＶＣＩ／タグ値を
用いて呼とキューイング手段との対応を設定し、所定の
呼のセル間隔が設定時間以上の場合には該呼のセルを接
続セル数が最小のキューイング手段（ＦＩＦＯバッフ
ァ）に接続し、セル間隔が設定時間以下の場合には、呼
に応じたキューイング手段に接続するようにしたから、
逆転現象が生じないように、しかも、セルを各キューイ
ング手段に均等に振り分けることができ、基本交換レー
トより高速のセルが到来しても、正しくスイッチングす
ることができる。
たＶＰＩ／ＶＣＩ値あるいはＶＰＩ／ＶＣＩ／タグ値を
用いて呼とキューイング手段との対応を設定し、所定の
呼のセル間隔が設定時間以上の場合には該呼のセルを接
続セル数が最小のキューイング手段（ＦＩＦＯバッフ
ァ）に接続し、セル間隔が設定時間以下の場合には、呼
に応じたキューイング手段に接続するようにしたから、
逆転現象が生じないように、しかも、セルを各キューイ
ング手段に均等に振り分けることができ、基本交換レー
トより高速のセルが到来しても、正しくスイッチングす
ることができる。
【００６５】本発明によれば、基本交換レートより大き
な伝送レートを有する高速伝送路に対して基本交換レー
トのセルスイッチを複数個設け、かつ、各セルスイッチ
に対応して伝送路からのセルをキューイングする手段を
設け、セルが伝送路より到来する毎に呼毎にセルの到着
順を示すシーケンス番号をセルに付加し、該シーケンス
番号が付加されたセルを前記接続セル数が最小のキュー
イング手段に接続し、各キューイング手段より前記基本
交換レートでセルを読み出して対応するセルスイッチに
入力してスイッチングし、スイッチングされたセルを集
線して伝送路に送出する際、セルを呼毎にシーケンス番
号順に並べて送出するようにしたから、セルを各キュー
イング手段に均等に振り分けることができ、基本交換レ
ートより高速のセルが到来しても、正しくスイッチング
することができる。
な伝送レートを有する高速伝送路に対して基本交換レー
トのセルスイッチを複数個設け、かつ、各セルスイッチ
に対応して伝送路からのセルをキューイングする手段を
設け、セルが伝送路より到来する毎に呼毎にセルの到着
順を示すシーケンス番号をセルに付加し、該シーケンス
番号が付加されたセルを前記接続セル数が最小のキュー
イング手段に接続し、各キューイング手段より前記基本
交換レートでセルを読み出して対応するセルスイッチに
入力してスイッチングし、スイッチングされたセルを集
線して伝送路に送出する際、セルを呼毎にシーケンス番
号順に並べて送出するようにしたから、セルを各キュー
イング手段に均等に振り分けることができ、基本交換レ
ートより高速のセルが到来しても、正しくスイッチング
することができる。
【図１】本発明の第１実施例の概略説明図である。
【図２】本発明のセル交換システムの全体の構成であ
る。
る。
【図３】セル分離部の構成である。
【図４】cell-header解析回路部である。
【図５】エントリテーブル説明図である。
【図６】セルをキューイングするＦＩＦＯバッファ決定
処理である。
処理である。
【図７】セル集線部の構成である。
【図８】本発明の第２実施例の概略説明図である。
【図９】セル分離部の構成である。
【図１０】cell-header解析回路部の別の構成である。
【図１１】エントリテーブル説明図である。
【図１２】最終到着時刻記憶部の説明図である。
【図１３】セルをキューイングするＦＩＦＯバッファ決
定処理である。
定処理である。
【図１４】本発明の第３実施例の概略説明図である。
【図１５】セル分離部の構成である。
【図１６】cell-header解析回路部である。
【図１７】セル集線部及びシーケンス順出力部の構成で
ある。
ある。
【図１８】シーケンス番号管理制御部の構成である。
【図１９】ＡＴＭセルフォーマット説明図である。
【図２０】ＡＴＭ交換システムの構成図である。
【図２１】スイッチ内部のセルフォーマット構成であ
る。
る。
【図２２】自己ルーチング型のＡＴＭスイッチの説明図
である。
である。
【図２３】セル交換システムの全体の構成である。
２１，２２・・1.2Gbpsの高速伝送路 ２３ａ，２３ｂ・・基本交換レート(622Mbps)のセルス
イッチ ２４・・セルの待ち行列記憶部 ２４ａ，２４ｂ・・ＦＩＦＯバッファ ２５・・セル分離部 ２６・・セル読出・入力部 ２７・・集線部 ２８・・テーブル ２９・・呼処理部
イッチ ２４・・セルの待ち行列記憶部 ２４ａ，２４ｂ・・ＦＩＦＯバッファ ２５・・セル分離部 ２６・・セル読出・入力部 ２７・・集線部 ２８・・テーブル ２９・・呼処理部
Claims (17)
- 【請求項１】 セル交換システムにおけるセルスイッチ
ング方法において、 基本交換レートのセルスイッチを複数個設けると共に、
各セルスイッチに対応して伝送路からのセルをキューイ
ングする手段を設け、 伝送路からのセルを分離してセルのヘッダ情報に基づい
て所定のキューイング手段に接続し、 各キューイング手段より前記基本交換レートでセルを読
み出して対応するセルスイッチに入力し、 各スイッチでスイッチングされたセルを集線して伝送路
に送出することを特徴とするセルスイッチング方法。 - 【請求項２】 前記伝送路は、セルスイッチの基本交換
レートより大きな伝送レートを有する高速伝送路である
ことを特徴とする請求項１記載のセルスイッチング方
法。 - 【請求項３】 呼設定時に呼に割り当てたＶＰＩ／ＶＣ
Ｉ値を少なくとも用いて呼と前記キューイング手段との
対応を設定し、 セルに付加されているＶＰＩ／ＶＣＩ値を参照して該セ
ルを呼に応じたキューイング手段に接続することを特徴
とする請求項１または請求項２記載のセルスイッチング
方法。 - 【請求項４】 各キューイング手段に対応付けられた呼
の帯域値を積算し、該呼の通信終了により帯域値を積算
値より減算し、 呼設定時に前記積算値が最小のキューイング手段を求
め、呼を該キューイング手段に対応付けることを特徴と
する請求項３記載のセルスイッチング方法。 - 【請求項５】 呼毎に、該呼のセルが交換システムに到
来した最後の時刻を記憶し、 所定の呼のセルが到来したとき、該呼のセル到来間隔を
前記最後の時刻と現時刻との差分により求め、 セル間隔が設定時間以上の場合には接続セル数が最小の
キューイング手段を求め、該キューイング手段に前記到
来したセルを接続することを特徴とする請求項３記載の
セルスイッチング方法。 - 【請求項６】 セル間隔が設定時間以下の場合には、セ
ルを該セルに付加されているＶＰＩ／ＶＣＩ値を参照し
て呼に応じたキューイング手段に接続することを特徴と
する請求項５記載のセルスイッチング方法。 - 【請求項７】 セル交換システムにおけるセルスイッチ
ング方法において、 基本交換レートのセルスイッチを複数個設けると共に、
各セルスイッチに対応して伝送路からのセルをキューイ
ングする手段を設け、 到着セルに付加されているＶＰＩ／ＶＣＩ値を少なくと
も参照して呼毎にセル到着順を示すシーケンス番号をセ
ルに付加し、 しかる後、該シーケンス番号が付加されたセルを接続セ
ル数が最小のキューイング手段に接続し、 各キューイング手段より前記基本交換レートでセルを読
み出して対応するセルスイッチに入力してスイッチング
し、 スイッチングされたセルを集線して伝送路に送出する
際、セルをＶＰＩ／ＶＣＩ値を参照して呼毎にシーケン
ス番号順に並べて送出することを特徴とするセルスイッ
チング方法。 - 【請求項８】 前記伝送路は、セルスイッチの基本交換
レートより大きな伝送レートを有する高速伝送路である
ことを特徴とする請求項７記載のセルスイッチング方
法。 - 【請求項９】 複数のセルスイッチから入力するセルを
該セルに付加されているＶＰＩ／ＶＣＩ値あるいはＶＰ
Ｉ／ＶＣＩ／タグ値を参照して呼毎にシーケンス番号順
に記憶すると共に、セル到来順にそのＶＰＩ／ＶＣＩ値
あるいはＶＰＩ／ＶＣＩ／タグ値を記憶し、 該記憶されたＶＰＩ／ＶＣＩ値あるいはＶＰＩ／ＶＣＩ
／タグ値順で、かつ、シーケンス番号順にセルを読出し
て伝送路に送出することを特徴とする請求項７または請
求項８記載のセルスイッチング方法。 - 【請求項１０】 セルをスイッチングするセル交換シス
テムにおいて、 基本交換レートを有する複数個のセルスイッチと、 各セルスイッチに対応して設けられ、伝送路からのセル
をキューイングする手段と、 セルのヘッダ情報を参照して呼を識別し、該セルを識別
した呼に応じたキューイング手段に接続するセル分離手
段と、 各キューイング手段からセル到来順に前記基本交換レー
トでセルを読出して対応するセルスイッチに入力するセ
ル読出し手段と、 各セルスイッチでスイッチングされたセルを集線して伝
送路に送出する集線多重部を備えたことを特徴とするセ
ル交換システム。 - 【請求項１１】 前記伝送路は、セルスイッチの基本交
換レートより大きな伝送レートを有する高速伝送路であ
ることを特徴とする請求項１０記載のセル交換システ
ム。 - 【請求項１２】 セル交換システムは、 呼に設定したＶＰＩ／ＶＣＩ値を少なくとも用いて呼と
前記キューイング手段との対応関係を記憶するテーブル
を備え、 前記セル分離手段は、セルに付加されているＶＰＩ／Ｖ
ＣＩ値を用いて前記テーブルより呼に応じたキューイン
グ手段を求め、セルを該キューイング手段に接続するこ
とを特徴とする請求項１０または請求項１１記載のセル
交換システム。 - 【請求項１３】 セル交換システムは、 各キューイング手段に対応付けられた呼の申告帯域を積
算すると共に、該呼の終了により申告帯域を積算値より
減算する手段と、 呼設定時に積算値が最小のキューイング手段に該呼を対
応付けて前記テーブルに設定する手段を備えたことを特
徴とする請求項１２記載のセル交換システム。 - 【請求項１４】 セル交換システムは、 各キューイング手段に接続されているセル数を監視する
接続セル数監視手段と、 呼毎に、該呼のセルが交換システムに到着した最新の時
刻を記憶する最新到着時刻記憶手段と、 所定の呼のセルが到来したとき、該呼におけるセルの到
来間隔を前記最新時刻と現時刻との差分により求め、セ
ル間隔が設定時間以上か判定するセル間隔判定部と、 セル間隔が設定時間以下の場合には、呼に応じたキュー
イング手段に該セルを接続し、セル間隔が設定時間以上
の場合には、接続セル数が最小のキューイング手段を求
め、セルを該キューイング手段に接続する手段を備えた
ことを特徴とする請求項１０または請求項１１または請
求項１２記載のセル交換システム。 - 【請求項１５】 セルをスイッチングするセル交換シス
テムにおいて、 基本交換レートを有する複数個のセルスイッチと、 各セルスイッチに対応して設けられ、前記伝送路からの
セルをキューイングする手段と、 呼毎に到着セルに到着順を示すシーケンス番号を付加す
る手段と、 該シーケンス番号が付加されたセルを接続セル数が最小
のキューイング手段に接続するセル分離手段と、 キューイング手段より前記基本交換レートでセルを読み
出して対応するセルスイッチに入力する手段と、 スイッチングされたセルを集線して伝送路に送出する
際、セルを呼毎にシーケンス番号順に並べて送出する手
段を備えたことを特徴とするセル交換システム。 - 【請求項１６】 前記伝送路は、セルスイッチの基本交
換レートより大きな伝送レートを有する高速伝送路であ
ることを特徴とする請求項１５記載のセル交換システ
ム。 - 【請求項１７】前記集線送出手段は、 複数のセルスイッチから入力するセルを呼毎にシーケン
ス番号順に記憶する第１の記憶手段と、 セル到来順にセルに付加されている少なくともＶＰＩ／
ＶＣＩ値を記憶する第２の記憶手段と、 前記第２の記憶手段に記憶したＶＰＩ／ＶＣＩ値順で、
かつ、シーケンス番号順にセルを前記第１の記憶手段か
ら読出して送出する手段を備えたことを特徴とする請求
項１５または請求項１６記載のセル交換システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6639697A JPH10262063A (ja) | 1997-03-19 | 1997-03-19 | セルスイッチング方法及びセル交換システム |
| US08/925,420 US6137795A (en) | 1997-03-19 | 1997-09-08 | Cell switching method and cell exchange system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6639697A JPH10262063A (ja) | 1997-03-19 | 1997-03-19 | セルスイッチング方法及びセル交換システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10262063A true JPH10262063A (ja) | 1998-09-29 |
Family
ID=13314619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6639697A Withdrawn JPH10262063A (ja) | 1997-03-19 | 1997-03-19 | セルスイッチング方法及びセル交換システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6137795A (ja) |
| JP (1) | JPH10262063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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