JPH0474036A - クロック受信回路 - Google Patents
クロック受信回路Info
- Publication number
- JPH0474036A JPH0474036A JP2186898A JP18689890A JPH0474036A JP H0474036 A JPH0474036 A JP H0474036A JP 2186898 A JP2186898 A JP 2186898A JP 18689890 A JP18689890 A JP 18689890A JP H0474036 A JPH0474036 A JP H0474036A
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- JP
- Japan
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- clock
- circuit
- signal
- clock signal
- input
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、クロック供給装置からのクロック信号を受
信し、正弦波信号に変換して出力するクロック受信回路
に関し、特に供給されるクロック信号のパルス幅変化の
影響をタンク回路の変換出力信号に与えないようにした
クロック受信回路に関するものである。
信し、正弦波信号に変換して出力するクロック受信回路
に関し、特に供給されるクロック信号のパルス幅変化の
影響をタンク回路の変換出力信号に与えないようにした
クロック受信回路に関するものである。
従来、この種の回路として、第３図に示すようなものが
あった。図において、（１）はクロック入力端子、（２
）は入力クロック信号をクロックパルス繰り返し周波数
の正弦波信号に変換するタンク回路、（３）はタンク回
路の出力端子、（４）はクロック断検圧回路、（５）は
クロック断検出を通知する出力端子である。
あった。図において、（１）はクロック入力端子、（２
）は入力クロック信号をクロックパルス繰り返し周波数
の正弦波信号に変換するタンク回路、（３）はタンク回
路の出力端子、（４）はクロック断検圧回路、（５）は
クロック断検出を通知する出力端子である。
次に動作について第４図を用いて説明する。
クロック入力端子（１）には、周期Ｔａのクロック信号
ＣＬにが繰り返し入力されている。また、このときの基
準入力位相はＰａである。タンク回路（３）はクロック
信号ＣＬＫにより励振される。従って、タンク回路（２
）からは入力されたクロック信号ＣＬにと同じ周期Ｔａ
で、位相Ｐａに対して固定の位相差をもった正弦波の信
号が出力端子（３）に出力される。また、クロック断検
出回路（４）は入力りロック信号ＣＬＫの状態を検出し
、入力クロック信号ＣＬＨの変化がなくなった場合をク
ロック断とし、断検出信号ＣＤＷＮを出力端子（５）に
出力し、クロック受信回路の異常を外部に通知する。な
お、−′般にクロック供給装置内部は冗長構成がとられ
、供給装置の切り替え時に入力クロック信号ＣＬににパ
ルスの欠落が生じるため、クロック断検出回路（４）の
クロック断検出時間は切り替え時の入力クロック信号Ｃ
ＬＫのパルスの欠落時間より大きく設定されている。説
明のためここでは、切り替え時の入力クロック信号ＣＬ
Ｋのパルスの欠落を１ビツトとし、入力クロック信号Ｃ
ＬＫの変化が２ビツト幅以上の時間でなくなった場合を
クロック断とする。時刻ｔａでクロック供給装置とクロ
ック受信回路の相互間を接続するコネクタの切り離しが
生じると、時刻ｔａから時刻ｔｂまではコネクタの接・
断が発生し、入力クロック信号ＣＬＫのパルス幅が変化
する。このときはクロック断と判定せず、断検出信号Ｃ
ＤＷＮは変化しない。時刻ｔｂで入力クロック信号ＣＬ
にの変化がなくなり、時刻ｔｃでクロック断と判定し、
断検出信号ＣＤＷＮか変化する。
ＣＬにが繰り返し入力されている。また、このときの基
準入力位相はＰａである。タンク回路（３）はクロック
信号ＣＬＫにより励振される。従って、タンク回路（２
）からは入力されたクロック信号ＣＬにと同じ周期Ｔａ
で、位相Ｐａに対して固定の位相差をもった正弦波の信
号が出力端子（３）に出力される。また、クロック断検
出回路（４）は入力りロック信号ＣＬＫの状態を検出し
、入力クロック信号ＣＬＨの変化がなくなった場合をク
ロック断とし、断検出信号ＣＤＷＮを出力端子（５）に
出力し、クロック受信回路の異常を外部に通知する。な
お、−′般にクロック供給装置内部は冗長構成がとられ
、供給装置の切り替え時に入力クロック信号ＣＬににパ
ルスの欠落が生じるため、クロック断検出回路（４）の
クロック断検出時間は切り替え時の入力クロック信号Ｃ
ＬＫのパルスの欠落時間より大きく設定されている。説
明のためここでは、切り替え時の入力クロック信号ＣＬ
Ｋのパルスの欠落を１ビツトとし、入力クロック信号Ｃ
ＬＫの変化が２ビツト幅以上の時間でなくなった場合を
クロック断とする。時刻ｔａでクロック供給装置とクロ
ック受信回路の相互間を接続するコネクタの切り離しが
生じると、時刻ｔａから時刻ｔｂまではコネクタの接・
断が発生し、入力クロック信号ＣＬＫのパルス幅が変化
する。このときはクロック断と判定せず、断検出信号Ｃ
ＤＷＮは変化しない。時刻ｔｂで入力クロック信号ＣＬ
にの変化がなくなり、時刻ｔｃでクロック断と判定し、
断検出信号ＣＤＷＮか変化する。
従来のクロック受信回路は以上のように構成されている
ので、クロック供給装置とクロック受信回路の相互間を
接続するコネクタの切り離し時にコネクタの接・断か生
じると、クロック信号にパルスの一部に欠落か生し続け
、タンク回路へのパルス入力周波数か変化するから、ク
ロック受信回路の異常を外部に通知していないにもかか
わらず、タンク回路からの出力か擾乱を含んた信号にな
るという問題点かあった。
ので、クロック供給装置とクロック受信回路の相互間を
接続するコネクタの切り離し時にコネクタの接・断か生
じると、クロック信号にパルスの一部に欠落か生し続け
、タンク回路へのパルス入力周波数か変化するから、ク
ロック受信回路の異常を外部に通知していないにもかか
わらず、タンク回路からの出力か擾乱を含んた信号にな
るという問題点かあった。
この発明は上記のような問題点を解決するためになされ
たもので、クロック供給装置とクロック受信回路の相互
間を接続するコネクタの切り離し時等に生じるクロック
信号のパルス幅の変化によってもタンク回路からの出力
波形にさほど影響しないクロック受信回路を得ることを
目的とする。
たもので、クロック供給装置とクロック受信回路の相互
間を接続するコネクタの切り離し時等に生じるクロック
信号のパルス幅の変化によってもタンク回路からの出力
波形にさほど影響しないクロック受信回路を得ることを
目的とする。
〔課題を解決するための手段）
この発明に係るクロック受信回路は、入力したクロツタ
信号を、クロックパルス繰り返し周波数の正弦波信号に
変換して出力するタンク回路と、上記入力クロック信号
のパルス欠落時間に基づいてクロック信号の断状態を検
出するクロック断検出回路と、上記クロック信号のロー
レベルバルス時間を計時するカウンタ回路と、計時時間
が一定時間以上に達した時、上記タンク回路及びクロッ
ク断検出回路へのクロック信号入力を制御するマスク回
路とを備えたものである。
信号を、クロックパルス繰り返し周波数の正弦波信号に
変換して出力するタンク回路と、上記入力クロック信号
のパルス欠落時間に基づいてクロック信号の断状態を検
出するクロック断検出回路と、上記クロック信号のロー
レベルバルス時間を計時するカウンタ回路と、計時時間
が一定時間以上に達した時、上記タンク回路及びクロッ
ク断検出回路へのクロック信号入力を制御するマスク回
路とを備えたものである。
この発明においては、クロック信号パルスがローレベル
となっている時間をカウントするカウンタが一定のカウ
ント数に達したときにタンク回路およびクロック断検出
回路へのクロック信号のレベルを一定にすることで、タ
ンク回路からはクロック信号断検圧前同様の周波数の正
弦波信号が出力される。
となっている時間をカウントするカウンタが一定のカウ
ント数に達したときにタンク回路およびクロック断検出
回路へのクロック信号のレベルを一定にすることで、タ
ンク回路からはクロック信号断検圧前同様の周波数の正
弦波信号が出力される。
第１図はこの発明の一実施例を示す回路図であり、（１
）〜（５）は第３図に示した従来回路と同一のものであ
る。
）〜（５）は第３図に示した従来回路と同一のものであ
る。
図において、（１）はクロック入力端子、（２）はタン
ク回路、（３）はタンク回路の出力端子、（４）はクロ
ック断検出回路、（５）はクロック断検出を通知する出
力端子、（６）は入力クロック信号の論理°“Ｏ″とな
る時間をカウントするカウンタ回路、（７）はタンク回
路（２）およびクロック断検出回路（４）へのクロック
信号のレベルを一定にするマスク回路、（８）はカウン
タ回路（５）へのクロック信号入力端子、（９）はカウ
ンタ設定値入力端子、ＯＲは論理和ゲート、ＣＮ丁はカ
ウンタ回路、ＣＭＰは比較回路、ＦＦＩ、ＦＦ２はフリ
ップフロップ、ＡＮＤは論理積ゲート、ＩＮＶはインバ
ータである。
ク回路、（３）はタンク回路の出力端子、（４）はクロ
ック断検出回路、（５）はクロック断検出を通知する出
力端子、（６）は入力クロック信号の論理°“Ｏ″とな
る時間をカウントするカウンタ回路、（７）はタンク回
路（２）およびクロック断検出回路（４）へのクロック
信号のレベルを一定にするマスク回路、（８）はカウン
タ回路（５）へのクロック信号入力端子、（９）はカウ
ンタ設定値入力端子、ＯＲは論理和ゲート、ＣＮ丁はカ
ウンタ回路、ＣＭＰは比較回路、ＦＦＩ、ＦＦ２はフリ
ップフロップ、ＡＮＤは論理積ゲート、ＩＮＶはインバ
ータである。
なお、入力端子（６）にはクロック信号ＣＬにより十分
に高い周期のクロック信号ｆｌＮが入力されている。ま
た、フリップフロップＦＦ２のデータ入力端子Ｄ２には
常時高レベルの信号が入力されている。
に高い周期のクロック信号ｆｌＮが入力されている。ま
た、フリップフロップＦＦ２のデータ入力端子Ｄ２には
常時高レベルの信号が入力されている。
次に動作について第２図を用いて説明する。
通常、クロック入力端子（１）には、周期Ｔａのクロッ
ク信号ＣＬＫが繰り返し入力されている。またこのとき
の基準入力位相はＰａてあり、クロック信号ＣＬＫの論
理“１”を有する時間幅はｗｈ、論理“０”を有する時
間幅はＷｌである。クロック信号ＣＬには論理和ケート
ＯＲを介してカウンタ回路ＣＮＴのリセット端子Ｒｃに
入力される。これにより、カウンタ回路ＣＮＴはクロッ
ク信号ＣＬＫが論理“０”となると、クロック信号ｆｌ
Ｎによるカウントアツプ動作を開始し、出力ＯＵＴにカ
ウント値Ａを出力し、クロック信号ＣＬにが論理“１″
になるとリセットされる。比較回路ＣＭＰに入力するカ
ウンタ設定値Ｂの値を時間幅Ｗｌより僅かに大きな値と
しておけば、カウント値Ａ〈カウンタ設定値Ｂであるか
ら、出力端子Ａ＝Ｂからの出力信号Ｓ１は変化せず論理
“０”の状態を続け、フリップフロップＦＦＩの出力信
号Ｓ２も論理“０”のままである。フリップフロップＦ
Ｆ２のクロック端子Ｔ２にはインバータＩＮＶを介して
クロック信号ＣＬＫが入力されるから、出力信号Ｓ３は
論理“１”の状態を続ける。論理積ケートＡＮＤに入力
するクロ・ンク信号ＣＬＫがそのまま論理積ゲートＡＮ
Ｄから出力されるのて、タンク回路（２）からは入力さ
れたクロック信号ＣＬＫと同じ周期Ｔａで、位相Ｐａに
対して固定の位相差をもった正弦波の信号が出力端子（
３）に出力される。
ク信号ＣＬＫが繰り返し入力されている。またこのとき
の基準入力位相はＰａてあり、クロック信号ＣＬＫの論
理“１”を有する時間幅はｗｈ、論理“０”を有する時
間幅はＷｌである。クロック信号ＣＬには論理和ケート
ＯＲを介してカウンタ回路ＣＮＴのリセット端子Ｒｃに
入力される。これにより、カウンタ回路ＣＮＴはクロッ
ク信号ＣＬＫが論理“０”となると、クロック信号ｆｌ
Ｎによるカウントアツプ動作を開始し、出力ＯＵＴにカ
ウント値Ａを出力し、クロック信号ＣＬにが論理“１″
になるとリセットされる。比較回路ＣＭＰに入力するカ
ウンタ設定値Ｂの値を時間幅Ｗｌより僅かに大きな値と
しておけば、カウント値Ａ〈カウンタ設定値Ｂであるか
ら、出力端子Ａ＝Ｂからの出力信号Ｓ１は変化せず論理
“０”の状態を続け、フリップフロップＦＦＩの出力信
号Ｓ２も論理“０”のままである。フリップフロップＦ
Ｆ２のクロック端子Ｔ２にはインバータＩＮＶを介して
クロック信号ＣＬＫが入力されるから、出力信号Ｓ３は
論理“１”の状態を続ける。論理積ケートＡＮＤに入力
するクロ・ンク信号ＣＬＫがそのまま論理積ゲートＡＮ
Ｄから出力されるのて、タンク回路（２）からは入力さ
れたクロック信号ＣＬＫと同じ周期Ｔａで、位相Ｐａに
対して固定の位相差をもった正弦波の信号が出力端子（
３）に出力される。
時刻ｔａで、クロックＣＬＫ供給装置とクロック受信回
路の相互間を接続するコネクタの切り離しか生しる。時
刻ｔａから時刻ｔｂまではコネクタの接・断が発生し、
第２図に示すようにクロック信号ＣＬＫの論理°゛０”
を有する時間幅が増す。カウンタ回路ＣＮＴは時刻ｔ１
よりカウント動作を開始し、カウント比力値Ａがカウン
タ設定値と等しくなると比較回路ＣＭＰの出力端子Ａ＝
Ｂからの出力信号ｓｌは変化する。フリップフロップＦ
ＦＩはこの信号ｓｌをクロック信号ｆＩＮの次の立上が
り点でリタイミングし、出力端子Ｑ１からクロック信号
ｆｌＮ１ビット幅の論理“１”の出力信号Ｓ２を出力す
る。出力信号Ｓ２が論理“１°°となるからフリップフ
ロップＦＦ２は直ちにリセットされ出力端子Ｑ２から出
力信号Ｓ３の論理は反転される。時刻ｔ２でクロック信
号ＣＬＫが論理“１”から“０”に変化すると出力端子
Ｑ２からの出力信号Ｓ３の論理は°゛１”に戻る。論理
積ケートＡＮＤからは時刻ｔ１から時刻ｔ２まての間、
論理“０”の出力信号Ｓ４を得る。時刻ｔ２以降に発生
する、論理“０”の有する時間幅がカウンタ設定値Ｂよ
りも大きくなるクロック信号ＣＬにについても同様な動
作となる。時刻ｔａでクロック断検出回路（４）へ入力
される信号Ｓ４の変化がなくなり、時刻ｔ３でクロック
断と判定し、断検出信号ＣＤＷＮが変化する。したがっ
て、クロック信号ＣＬＨにパルスの一部が欠落しても、
タンク回路（２）への入力信号Ｓ４は擾乱を含まない一
定のレベルの信号となるから、クロック受信回路の異常
を外部に通知するまでの間もタンク回路（３）からは、
時刻ｔａ以前に出力されていた信号の波形とさほど変化
のない出力信号が得られる。
路の相互間を接続するコネクタの切り離しか生しる。時
刻ｔａから時刻ｔｂまではコネクタの接・断が発生し、
第２図に示すようにクロック信号ＣＬＫの論理°゛０”
を有する時間幅が増す。カウンタ回路ＣＮＴは時刻ｔ１
よりカウント動作を開始し、カウント比力値Ａがカウン
タ設定値と等しくなると比較回路ＣＭＰの出力端子Ａ＝
Ｂからの出力信号ｓｌは変化する。フリップフロップＦ
ＦＩはこの信号ｓｌをクロック信号ｆＩＮの次の立上が
り点でリタイミングし、出力端子Ｑ１からクロック信号
ｆｌＮ１ビット幅の論理“１”の出力信号Ｓ２を出力す
る。出力信号Ｓ２が論理“１°°となるからフリップフ
ロップＦＦ２は直ちにリセットされ出力端子Ｑ２から出
力信号Ｓ３の論理は反転される。時刻ｔ２でクロック信
号ＣＬＫが論理“１”から“０”に変化すると出力端子
Ｑ２からの出力信号Ｓ３の論理は°゛１”に戻る。論理
積ケートＡＮＤからは時刻ｔ１から時刻ｔ２まての間、
論理“０”の出力信号Ｓ４を得る。時刻ｔ２以降に発生
する、論理“０”の有する時間幅がカウンタ設定値Ｂよ
りも大きくなるクロック信号ＣＬにについても同様な動
作となる。時刻ｔａでクロック断検出回路（４）へ入力
される信号Ｓ４の変化がなくなり、時刻ｔ３でクロック
断と判定し、断検出信号ＣＤＷＮが変化する。したがっ
て、クロック信号ＣＬＨにパルスの一部が欠落しても、
タンク回路（２）への入力信号Ｓ４は擾乱を含まない一
定のレベルの信号となるから、クロック受信回路の異常
を外部に通知するまでの間もタンク回路（３）からは、
時刻ｔａ以前に出力されていた信号の波形とさほど変化
のない出力信号が得られる。
なお、上記実施例では、カウンタ回路（６） マスク
回路（７）として、第１図に示す構成のものを用いて説
明したが、上述の動作と同様の動作を行うものであれば
、上記目的は達成できるものである。
回路（７）として、第１図に示す構成のものを用いて説
明したが、上述の動作と同様の動作を行うものであれば
、上記目的は達成できるものである。
（発明の効果）
以上のようにこの発明によれば、クロック信号の論理レ
ベルが“０”となっている時間をカウントし一定のカウ
ント数に達したときにタンク回路およびクロック断検出
回路へのクロック信号の入力を制御し、タンク回路およ
びクロック断検出回路へのクロック信号のレベルを一定
にするから、クロック供給装置とクロック受信回路の相
互間を接続するコネクタの切り離し時に生じるクロック
信号のパルス幅の変化によっても、タンク回路からはコ
ネクタの切り離し前の出力波形にさほど影響しない出力
信号を得ることができるという効果がある。
ベルが“０”となっている時間をカウントし一定のカウ
ント数に達したときにタンク回路およびクロック断検出
回路へのクロック信号の入力を制御し、タンク回路およ
びクロック断検出回路へのクロック信号のレベルを一定
にするから、クロック供給装置とクロック受信回路の相
互間を接続するコネクタの切り離し時に生じるクロック
信号のパルス幅の変化によっても、タンク回路からはコ
ネクタの切り離し前の出力波形にさほど影響しない出力
信号を得ることができるという効果がある。
第１図はこの発明の一実施例によるクロック受信回路を
示す回路図、第２図は第１図の動作を示すタイミングチ
ャート、第３図は従来のクロック受信回路を示す回路図
、第４図は第３図の動作を示すタイミングチャートであ
る。 図において、（１）はクロック入力端子、（２）はタン
ク回路、（３）は出力端子、（４）はクロック断検出回
路、（５）は出力端子、（６）はカウンタ回路、（７）
はマスク回路、（８）は入力端子、（９）はカウンタ設
定値入力端子である。 なお、各図中、同一符号は同一または相当部分を示す。
示す回路図、第２図は第１図の動作を示すタイミングチ
ャート、第３図は従来のクロック受信回路を示す回路図
、第４図は第３図の動作を示すタイミングチャートであ
る。 図において、（１）はクロック入力端子、（２）はタン
ク回路、（３）は出力端子、（４）はクロック断検出回
路、（５）は出力端子、（６）はカウンタ回路、（７）
はマスク回路、（８）は入力端子、（９）はカウンタ設
定値入力端子である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 入力したクロック信号を、クロックパルス繰り返し周波
数の正弦波信号に変換して出力するタンク回路と、上記
入力クロック信号のパルス欠落時間に基づいてクロック
信号の断状態を検出するクロック断検出回路とを備えた
クロック受信回路において、上記クロック信号のローレ
ベルパルス時間を計時するカウンタ回路と、計時時間が
一定時間以上に達した時、上記タンク回路及びクロック
断検出回路へのクロック信号入力を制御するマスク回路
とを備えたことを特徴とするクロック受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186898A JPH0474036A (ja) | 1990-07-13 | 1990-07-13 | クロック受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186898A JPH0474036A (ja) | 1990-07-13 | 1990-07-13 | クロック受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474036A true JPH0474036A (ja) | 1992-03-09 |
Family
ID=16196617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186898A Pending JPH0474036A (ja) | 1990-07-13 | 1990-07-13 | クロック受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117258A1 (ja) * | 2004-05-26 | 2005-12-08 | Rohm Co., Ltd | システムクロック生成回路 |
| JP2010268105A (ja) * | 2009-05-13 | 2010-11-25 | Renesas Electronics Corp | マイクロコンピュータ |
-
1990
- 1990-07-13 JP JP2186898A patent/JPH0474036A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117258A1 (ja) * | 2004-05-26 | 2005-12-08 | Rohm Co., Ltd | システムクロック生成回路 |
| JP2010268105A (ja) * | 2009-05-13 | 2010-11-25 | Renesas Electronics Corp | マイクロコンピュータ |
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