JPS6273817A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、４既　要 セット・リセット形位相比較器を有する位手［１同期ル
ープ回路に印加される外部クロック信号の断を検出し、
外部クロック信号が断の場合、位［［１間期ループ回路
内の分周器の出力であって上記位相比較器のりセント入
力とし、て用いられている信号を反転して外部クロック
信号に代えて位相比較器のセント入力とする位相同期回
路である。

口、産業上の利用分野 本発明は位相同期回路に関するものであり、より特定的
には、セット・リセット形位相比較器を有する位相同期
回路であって外部クロック信号が断となった後外部クロ
ック信号が復活した場合、迅速に正常動作に復帰し得る
位相同期回路に関する。

ハ、従来の技術、および、発明が解決しようとする問題
点 位相同期ループ（以下、ＰＬＬと称す）回路はすでに知
られており、セット・リセット形位相比較器を用いたＰ
ＬＬ回路の一例を第７図に示す。

第７図のＰＬＬ回路は、セット・リセット形位相比較器
１１、ローパスフィルタ（以下、ＬＰＦと称す）１２、
増幅器１３、電圧制御形発振器（以下、■ＣＯと称す）
１４および分周器１５が図示の如く接続されて成る。位
相比較器１１のセント端子には外部クロック信号Ｅ−Ｃ
ＬＫ　、リセット端子には分周器１５の出力信号Ｓ１５
が接続されている。

第７図において増幅器１３は必須の要素ではないが、ル
ープゲインを上げるために設けられている。

上記ＰＬＬ回路は周知のものであり、その基本動作の説
明は省略する。

上記ＰＬＬ回路が同期網、例えば伝送路インターフェー
ス、多重変換装置等に用いられた場合を考えると、外部
クロック発信源とＰＬＬ回路まで比較的距離があり、外
乱、ケーブル破断等により外部クロックＥ−ＣＬＫが断
となることがある。

例えば、第８図に図示の如く、時点ｔ、で外部クロック
が断となったと仮定すると、比較器１１はもはやセット
されず、分周器１５からの信号Ｓ１５によりリセットさ
れたま＼となる。従って比較器１１の出力信号Ｓｌｌは
「低」レベルのま−であり、出力信号Ｓｌｌを積分し直
流を出力するＬＰＦ１２の出力Ｓ１２は、Ｌｔ’Ｆ　１
２の時定数に応じて低下していく。外部クロック信号の
断時間が長いと、出力Ｓ１２は完全に低レベルとなる（
時点ｔｚ）。

しかる後、外部クロック信号ＩＥ−ＣＬＫが復旧した場
合（時点ｔ３）、比較器１１は再びセント、リセットさ
れ、その出力Ｓｌｌは第８図（ａｌに図示の如くなるが
、ＬＰＦ　１２の出力Ｓ１２は、ＬＰＦ　１２の時定数
に依存して立ち上るから、すぐには正規のレベルに復帰
しない。

ＬＰＦ　ｉ２の時定数はＰＬＬ回路の安定性をも考慮し
て成る程度、大きい値、例えば１００ｍ５ｅｃ〜１　＝
ｅｃ程度にしである。従って外部クロック信号が復帰し
ても、すぐには位相同期がとれず、再起動時の応答性が
低下するという問題がある。

特に、同期網等においては、各網点ごとにＰＬＬ回路が
設けられ、順次位相同期をとっていくこととなるが、各
々の位相同期に時間がか＼るため、再起動時における同
期網全体の再起動時間が相当か−るという問題に遭遇し
ている。

ニ０発明が解決しようとする問題点、および、作用 本発明は、上記問題点に鑑み、外部クロック信号が一旦
断になった後復帰した場合、迅速な位相同期を可能とす
る位相同期回路を提供するものである。

従って、本発明においては、セット・リセット形位相比
較器、ローパスフィルタ、電圧制御形発振器および分周
器を有する位相間１■ループ回路、前記セット・リセッ
ト形位相比較器の一方の入力端子に印加されるクロ・ン
ク信号の断および復旧を検出するクロック検出回路、お
よび、前記七ノトリセント形位相比較器の他方の入力端
子に印加される前記分周器の出力パルスの反転信号およ
び前記クロック信号を受け入れ前記クロック検出回路の
クロック断信号に応答して前記入力された２つＣ信号の
一方を前記セット・リセット形位相比較器の一方の入力
端子に印加する信号切換回路、を具備する、位相同期回
路が提供される。

好適には、前記分周器の反転出力パルスを受け入れ該反
転出力パルスの立上り又は立下りに応答して該反転出力
パルスよりパルス幅の短かいパルスを出力する回路が前
記分周器と前記信号切換回路との間に設けられ得る。

さらに好適には、前記クロック検出回路が、所定のビッ
ト長のカウンタ、分周回路およびラッチ回路を具備し、
前記クロック信号が前記カウンタのクリア端子および前
記ラッチ回路のラッチ端子に接続され、前記位相同期ル
ープ回路内の分周器の出力信号が前記カウンタのカウン
ト入力端子に接続され、前記カウンタのキャリィ信号が
前記分周回路に接続され、該分周回路の出力が前記ラッ
チ回路のラッチリセット端子に接続され得る。

ホ、実施例 以下、添付図面を参照して実施例について述べる。

第１図は本発明の−・実施例としての位相同期回路を示
す。該位相同期回路は、前述の第７図に図示と同じ構成
のＰＬＬ回路１、クロック検出回路２、信号切替回路３
、およびインバータ４が図示の如く接続されて成る。

クロック検出回路２は、外部クロック信号Ｅ−ＣＬＫを
監視し、外部クロック信号の断又は復帰を検出する。信
号切替回路３は、外部クロック信号Ｅ−ＣＬＫおよびイ
ンバータ４を介して反転したＰＬＬ回路１内の分周器１
５の出力信号を受け入れ、クロック検出回路２のクロッ
ク検出信号ｓ２により、外部クロック信号Ｅ−ＣＬＫが
存在する場合は外部クロック信号Ｅ−ＣＬＫを、外部ク
ロック信号が存在しない場合は反転分周器出力信号ｓ４
を、セット・リセット比較器１１のセット端子に選択出
力する。

第１図に図示の回路の動作を第２図（ａ）〜（ｇｌの信
号波形図を参照して述べる。

外部クロック信号Ｅ−ＣＬＫが存在する場合は、信号切
替回路３から外部クロック信号Ｅ−ＣＬＫが比較器１１
のセット端子Ｓに印加され、従来と同様にＰＬＬ回路１
が動作する。

時点ｔ、において（第２図（ａ））、外部クロック信号
Ｅ−ＣＬＫが断になると（第２図中））、信号切替回路
３の出力信号Ｓ３は、以前は外部クロック信号Ｅ−ＣＬ
Ｋが選択されていたが、なくなる（第２図（ｆ））。こ
のため比較器１１はセットされず、その出力信号Ｓｌｌ
はオフのま＼となる。そのため、ＬＰＦ　１２の出力Ｓ
１２は低下し始める（第２図（ｇ））。

クロック検出回路２が外部クロック信号Ｅ−ＣＬＫ断後
２サイクル目で外部クロック信号の断を検出すると、ク
ロック検出信号Ｓ２が時点１．において、低レベルとな
る（第２図（ａ＋、（Ｃ１）、これにより、信号切替回
路３の出力としては、次の時点ｔ３において、分周器１
５の出力信号Ｓ１５をインバータ４で反転した反転分周
信号Ｓ４が選択される（第２図（ｄｌ〜（ｆ））。比較
器１１のリセット端子Ｒに印加されている分周信号Ｓ１
５と逆位相の反転分周信号Ｓ４が比較器１１のセント端
子Ｓに印加されることになり、比較器１１は、基本的に
は分周信号Ｓ１５に応じて作動する。これにより、比較
器１１の出力信号３１１はは１・同じデユーティの信号
となり、ＬＰＦ　１２の出力３１２は、切替時点ｔ、の
レベルが維持される。

一定時間経過後の時点ｔ４で外部クロック信号Ｅ−ＣＬ
Ｋが復旧すると（第２図（ｂ））、次の時点ｔ。

においてクロック検出回路２によりその復旧が検出され
、クロック検出信号ｓ２が高いレベルとなり（第２図（
Ｃ））、信号切替回路３からは再び外部クロック信号１
１ｉ−ＣＬＫが選択出力され（第２図（ｆ））、再び正
常な動作に復帰する。

以上の動作において、ＬＰＦ　１２の出力イε号ｓ１２
は第２図（ｇ）に図示の如く、外部クロック信号ＩＩ！
−ＣＬＫが断後即座にバックアップとして出力信号ｓ４
が用いられることにより、出力レベルは余り低下しない
。τｄはレベル低下時間を示す。従って、外部クロック
信号Ｅ−ＣＬＫが復活した場合、相当短い立上り時間τ
ｒで正常復帰することとなり、再起動時間が短縮される
。

第１図を参照して第２実施例について述べる。

第２実施例は、インバータ４と信号切替回路３との間に
リセットパルス発生回路５を設け、信号切替回路３への
入力信号としてインバータ４の出力信号Ｓ４に代えてリ
セットパルス発生回路５の出力信号、すなわちリセット
パルスＳ５を接続させたものである。

リセットパルス発生回路５は、その−例を第３図に図示
する。第３図に図示の回路は、ＮＡＮＤゲート５１、抵
抗器５２、キャパシタ５３およびＮＯＩ？ゲート５４を
図示の如く接続し、分周器１５からの出力信号Ｓ１５を
インバータ４で反転した信号Ｓ４を印加している。抵抗
器５２とキャパシタ５３とで微分回路を構成している。

従って、第４図（ａ）に図示の如き反転分周信号Ｓ４が
印加されると、第４図（ｂｌに図示の如き、信号Ｓ４よ
ね短いパルス幅のリセットパルスＳ５が出力される。

従って、第２図ｉｆ）に図示の如く、信号切替回路３で
切替えられて出力される信号Ｓ３は第４図（Ｃ）の如く
なる。

このようにリセットパルスＳ５を用いると、第１実施例
においては、切替時、位相比較器１１のセット・リセッ
ト端子Ｓ、Ｒに印加される信号波形かはパ完全に逆位相
関係にあり、位相比較器１１のセット・リセット動作に
余裕がないのであるが、か＼る余裕不足による動作不安
定が解決されるのである。すなわち、リセットパルスＳ
５と分周信号Ｓ１５とは、タイムラグがあるからである
。

第１図に図示・のクロック検出回路２としては、外部ク
ロック信号Ｅ−ＣＬＫを受け入れて積分し、外部クロッ
ク信号が断になることにより積分レベルが低下すること
によって外部クロック信号の断を検出するアナログ式の
回路により実現することができる。しかしながら該アナ
ログ式回路は、正確さに欠け、また検出時間が長くなる
という傾向がある。

また単安定マルチバイブレータを用いてクロ・７り検出
回路２を実現することができる。しかしながら、蛍安定
マルチバイブレークによっても、充分正確な外部クロッ
ク信号の断を検出できない場合がある。

そこで、好適なり口・／り検出回路２を第５図に示す。

第５図に図示のクロック検出回路２は、インバータ２１
、カウンタ２２、Ｄ−フリップフロップ２３およびＲ−
Ｓフリップフロップ２４が図示の如く接続されて成る。

カウンタ２２は、例えばカウント入力端子ＣＫに３個の
入力パルスが入力された場合、キャリィ端子ＣＲＹがら
キャリィ信号５２２が出力される。何個の入力パルスが
入力された場合キャリィ信号Ｓ２２を出力させるか、す
なわちカウンタ２２のカウント能力は、外部クロック信
号１１ｉ−ＣＬＫが何個連続して断の場合、クロック検
出信号Ｓ２を発生させるかにより決定する。カウンタ２
２のカウント入力端子ＣＫにはＰＬＬ回路１の分周器１
５の出力パルスＳ１５が印加されている。外部クロック
信号Ｅ−ＣＬＫは、インバータ２１を介してカウンタ２
２のクリア端子ＣＬＲおよびフリップフロップ２４のセ
ット端子Ｓに印加されている。Ｄ−フリップフロップ２
３のＤ端子にはカウンタ２２のキャリィ信号Ｓ２２、ク
ロック端子ＣＫには分周器１５の分周信号３１５が印加
され、その反転出力端子こがフリップフロップ２４のリ
セット端子Ｒに接続されている。

第６図を参照してクロック検出回路２の動作を述べる。

外部クロック信号Ｅ−ＣＬＫが正常に存在する場合、そ
の反転信号Ｓ２１がカウンタ２２のクリア端子ＣＬＲに
印加されるから、若しカウンタ端子ＣＫに分周信号Ｓ１
５が印加されてもキャリィ信号Ｓ２２が高レベルとなる
ことはない。またＲ−Ｓフリップフロップ２４のセット
端子Ｓに反転信号Ｓ２１が印加され、リセット端子Ｒの
入力信号Ｓ２３は変化しないから、Ｒ−Ｓフリップフロ
ップ２４のＱ出力Ｓ２は高レベルとなる。

次に外部クロック信号Ｅ−ＣＬにが断となった場合につ
いて述べる。反転信号Ｓ２１は高レベルのま＼となり、
カウンタ２２はクリアされることがなくなり、Ｒ＋　Ｓ
フリップフロップ２４はセットのま＼である。カウンタ
２２が分周信号Ｓ１５を３パルス計数するとキャリィ信
号Ｓ２２が出力される。咳キャリィ信号２２がＤフリッ
プフロップ２３のＤ入力端子に印加されるから、Ｄフリ
ップフロ・７ブ２３のクロック端子ＣＫに次の分周信号
Ｓ１５が印加されると、Ｄフリップフロップ２３の出力
信号Ｓ２３が高レベルに立上り、Ｒ−Ｓフリップフロッ
プ２４をリセットする。これにより、クロック検出信号
Ｓ２が低レベルとなり、外部クロック信号Ｅ−ＣＬＫの
断が検出され、信号の切替回路３において前述の選択切
替えが行なわれる。

さらに、外部クロック信号Ｅ−ＣＬＫが復活した場合、
その反転信号５２１の立上り、すなわち復活した最初の
外部クロック信号Ｅ−ＣＬＫの立下りでＲ−Ｓフリップ
フロップ２４がセットされ、クロック検出信号Ｓ２は再
び高レベルとなる。これにより、再び信号切替回路３に
おいて外部クロック信号Ｅ−ＣＬにを選択出力するよう
に切替えが行なわれる。

以上に述べたように、第５図に図示のクロック検出回路
によれば、予め定められた外部クロック信号のパルス断
の数に基づき、外部クロック信号の正確な断を検出する
ことができ、また、外部クロック信号の復活を迅速に検
出することができる。

ホ１発明の効果 以上に述べた如く、本発明によれば、外部クロック信号
の断を確実且つ正確に検出し、外部クロック信号断直前
の状態を維持し、外部クロック（ε号復゛活時迅速に再
起動可能な位相同期回路が提供される。

【図面の簡単な説明】

第１図は本発明の一実施例としての位相同期回路、第２
図（ａｌ〜（ｇ）は第１図回路の信号波形図、第３図は
第１図のりセットパルス回路の一実施例を示す図、第４
図（ａ）〜（Ｃ１は第３図回路を用いた信号波形図、第
５図は第１図のクロック検出回路の一実施例を示す図、
第６図ｔａ＋〜（ｆ）は第５図回路の動作を示す信号波
形図、第７図は従来の位相同期回路図、第８図（ａｌ〜
（Ｃ）は第７図回路の動作を説明する信号波形図、であ
る。 （符号の説明） ｌ・・・位相同期ループ回路、 ２・・・クロック検出回路、 ３・・・信号切替回路、 ４・・・インバータ、 ５・・・リセットパルス発生回路、 １１・・・セット／リセット形位相比較器、１２・・・
低域フィルタ、 １３・・・アンプ、　　　　　１４・・・ＶＣＯ１゛５
・・・分周器。

Claims (1)

1. 【特許請求の範囲】 １、セット・リセット形位相比較器（１１）、ローパス
   フィルタ（１２）、電圧制御形発振器（１４）および分
   周器（１５）を有する位相同期ループ回路（１）、前記
   セット・リセット形位相比較器の一方の入力端子に印加
   されるクロック信号の断および復旧を検出するクロック
   検出回路（２）、および、前記セット・リセット形位相
   比較器の他方の入力端子に印加される前記分周器の出力
   パルスの反転信号および前記クロック信号を受け入れ前
   記クロック検出回路のクロック断信号に応答して前記入
   力された２つの信号の一方を前記セット・リセット形位
   相比較器の一方の入力端子に印加する信号切換回路（３
   ）、 を具備する、位相同期回路。 ２、前記分周器の反転出力パルスを受け入れ該反転出力
   パルスの立上り又は立下りに応答して該反転出力パルス
   よりパルス幅の短かいパルスを出力する回路（５）を前
   記分周器と前記信号切換回路との間に設けた、特許請求
   の範囲第１項に記載の位相同期回路。 ３、前記クロック検出回路（２）が、所定のビット長の
   カウンタ（２２）、分周回路（２３）およびラッチ回路
   （２４）を具備し、前記クロック信号が前記カウンタの
   クリア端子および前記ラッチ回路のラッチ端子に接続さ
   れ、前記位相同期ループ回路内の分周器の出力信号が前
   記カウンタのカウント入力端子に接続され、前記カウン
   タのキャリィ信号が前記分周回路に接続され、該分周回
   路の出力が前記ラッチ回路のラッチリセット端子に接続
   された、特許請求の範囲第１項又は第２項に記載の位相
   同期回路。