JPH0474082A - Ｐａｌ信号／ｃｉｆ信号変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　　　次］ 概　　　要 産業上の利用分野 従来の技術（第９図） 発明が解決しようとする課題 課題を解決するための手段［第１図（ａ）、（ｂ）］作
　　用［第１図（ａ）、（ｂ）］ 実施例 第１実施例の説明（第２〜６図） 第２実施例の説明（第７，８図） 発明の効果 なえ、簡素な構成、制御によりＰＡＬ信号／ＣＩＦ信号
の変換を可能にすることを目的とし、ＰＡＬ信号につい
て周期的な可変遅延を施す前段メモリと、前段メモリか
らの出力信号について固定遅延を施す後段メモリと、Ｐ
ＡＬ信号、各メモリからの出力信号に時間方向のフレー
ム補間を施して仮フレーム周波数の信号を出力するフレ
ーム補間処理回路と、仮フレーム周波数のフレーム同期
信号を所要のフレーム数につき１回無効にして出力する
時間補正回路とをそなえ、この時間補正回路からのフレ
ーム同期信号を用いフレーム補間処理回路からの出力信
号を所要のフレーム数につき１フレーム分間引きするよ
うに構成する。

［概　　要］ テレビ会議装置やテレビ電話などを用い画像信号のやり
取りを行なうシステムに用いられ、ＣＩＦ信号／ＰＡＬ
信号間の変換を行なう回路に関し、遅延数の周期、補間
係数の重み配分を容易に行［産業上の利用分野コ 本発明は、テレビ会議装置やテレビ電話などを用い画像
信号のやり取りを行なうシステムに用いられる回路に関
し、特に、所要のＰＡＬフレーム周波数（例えば２５七
）を有するＰＡＬ信号をＰＡＬフレーム周波数よりも高
いＣＩＦフレーム周波数（例えば２９．９７Ｈｚ）を有
するＣＩＦ信号に変換するか、もしくは、ＣＩＦ信号を
ＰＡＬ信号に変換するためのＰＡＬ信号／ＣＩＦ信号変
換回路に関する。

世界のテレビジョン標準方式としては、アメリカの標準
方式選定のための委員会（ＮＴＳＣ；Ｎａｔｉｏｎａｌ
　Ｔｅ１ｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍ１ｔ
ｅａ）が白黒テレビジョン方式と両立性のあるカラーテ
レビジボン方式として開発したＮＴＳＣ方式や、ＮＴＳ
Ｃ方式が伝送中に色相歪を受けやすいという欠点を改善
したＰ　Ａ　Ｌ　（Ｐｈａｓｅ　Ａｌｔｅｒｎａｔｉｏ
ｎ　ｂｙ　Ｌｉｎｅ）方式などがある。

ところで、標準化ビデオコーデックについて、ＣＣＩＴ
Ｔが勧告を予定しているが、かかる世界標準のビデオコ
ーデックを実現する場合、各国での上記のテレビジョン
方式の違いが問題となる。

そこで、異なったテレビジョン方式間でも映像を取り出
すことができるように、−旦共通の中間データフォーマ
ットであるＣ　Ｉ　Ｆ　（Ｃｏｍｍｏｎ　Ｉｎｔｅｒ−
ｍｅｄｉａｔｅ　Ｆｏｒｍａｔ）信号に変換してから目
的の方式の信号を得ている。本発明は、特にこのような
ＣＩＦ信号とＰＡＬ信号との間の変換方式にかかるもの
である。

［従来の技術］ 第９図はＰＡＬ方式のテレビカメラで撮った映像をＮＴ
ＳＣ方式のモニタで見る場合のブロック図であるが、こ
の第９図において、１００はＰＡＬ方式のテレビカメラ
、１０１はＰＡＬ信号からＣＩＦ信号へ変換するＰＡＬ
信号／ＣＩＦ信号変換回路、１０２はコーデックであり
、１０３は伝送路、１０４はデコーダ、１０５はＣＩＦ
信号からＮＴＳＣ信号へ変換するＣＩＦ信号／ＮＴＳＣ
信号変換回路、１０６はＮＴＳＣ方式のモニタである。

このような構成により、ＰＡＬ方式のテレビカメラ１０
０で撮像された映像は、Ａ／Ｄ変換された後、ＰＡＬ信
号／ＣＩＦ信号変換回路１０１で、ＰＡＬ信号からＣＩ
Ｆ信号へ一旦変換されて、更にはコーデック１０２で符
号化されて、伝送路１０３を経由し、デコーダ１０４で
復号化されてから、ＣＩＦ信号／ＮＴＳＣ信号変換回路
１０５で、ＣＩＦ信号からＮＴＳＣ信号へ変換され、更
にＤ／Ａ変換されてモニタ１０６に映し出される。

ところで、一般に、ＰＡＬ信号のフレーム周波数は２５
七で、ＣＩＦ信号のフレーム周波数はほぼ３〇七（厳密
には約２９．９７比）であり、ＰＡＬ信号のフレーム５
枚に対してＣＩＦ信号では６枚のフレームが必要である
。そこで、従来、ＰＡＬ信号をＣＩＦ信号に変換する場
合には、５枚に１枚同じフレームの重ね合わせるか、も
しくは、５枚ごとに適当な２枚のフレームを補間処理し
て１枚フレームを追加することにより、フレーム周波数
を２５七から３０Ｈｚへ変換している。

［発明が解決しようとする課題］ しかしながら、上述のごとくフレームの重ね合わせのみ
でＰＡＬ信号／ＣＩＦ信号変換を行なった場合には、動
画の場合にその動きにどうしても不連続性が生じて見え
るなどの課題がある。

また、補間処理を行なう場合には、ＣＩＦ信号のフレー
ム周波数は実際には約２９．９７Ｈｚであり、フレーム
周波数２５ＨｚのＰＡＬ信号とでは、厳密には約４０．
０４秒に１回しかフレームの先頭位置が一致しないため
、補間処理により厳密にＰＡＬ信号／ＣＩＦ信号変換を
行なうには、その補間係数の重み配分が困難である。

本発明は、このような課題に鑑みなされたもので、遅延
数の周期、補間係数の重み配分を容易に行なえ、簡素な
構成、制御によりＰＡＬ信号／ＣＩＦ信号の変換を確実
に行なえるようにした回路を提供することを目的として
いる。

［課題を解決するための手段］ 第１図（ａ）は本発明の第１の発明にかかる原理ブロッ
ク図で、所要のＰＡＬフレーム周波数を有するＰＡＬ信
号をＰＡＬフレーム周波数よりも高いＣＩＦフレーム周
波数を有するＣＩＦ信号に変換するための回路を示す。

この第１図（ａ）において、１はＰＡＬ信号について周
期的な可変遅延を施す前段メモリ、２は前段メモリ１か
らのＰＡＬ信号について周期的な可変遅延を施した信号
について固定遅延を施す後段メモリ、３はＰＡＬ信号、
前段メモリ１からの出力信号および後段メモリ２からの
出力信号を受けこれらの信号に時間方向のフレーム補間
を施すことによりＣＩＦフレーム周波数よりも高い仮フ
レーム周波数を有する信号を出力するフレーム補間処理
回路、４は仮フレーム周波数を有するフレーム同期信号
を所要のフレーム数につき１回無効にして出力する時間
補正回路であり、この時間補正回路４からのフレーム同
期信号を用いてフレーム補間処理回路３からの出力信号
を所要のフレーム数につきｌフレーム分間引きするよう
に構成されている。

ここで、前段メモリ１および後段メモリ２は、それぞれ
ＦＩＦＯメモリで構成してもよいしく請求項２）、その
前段メモリ１を、キャリーアウト信号出力計数値可変の
カウンタが作る書き込み。

読み出し信号によって遅延数を制御するように構成する
とともに、後段メモリ２を、キャリーアウト信号出力計
数値固定のカウンタが作る書き込み。

読み出し信号によって遅延数を制御するように構成して
もよい（請求項３）。また、フレーム補間処理回路３は
、ＰＡＬ信号および前段メモリ１の出力信号のいずれか
を選択するセレクタと、このセレクタからの出力信号に
所要の補間係数を乗算する乗算器と、後段メモリ２から
の出力信号に所要の補間係数を乗算する乗算器と、各乗
算器に重み配分のための補間係数を与えるＲＯＭと、各
乗算器の出力信号を加算してＣＩＦフレーム周波数より
も高い仮フレーム周波数を有する信号を出力する加算器
とで構成してもよい（請求項４）。さらに。

時間補正回路４は、仮フレーム周波数を有するフレーム
同期信号について所要のフレーム数になったかどうかを
計数するカウンタと、このカウンタで所要のフレーム数
になったことが検出されるとフレーム補間処理回路３の
出力信号について１フレーム分を間引きするためにフレ
ーム同期信号を無効にするゲート回路とをそなえて構成
してもよぃ（請求項５）。

一方、第１図（ｂ）は本発明の第２の発明にかかる原理
ブロック図で、所要のＣＩＦフレーム周波数を有するＣ
ＩＦ信号をＣＩＦフレーム周波数よりも低いＰＡＬフレ
ーム周波数を有するＰＡＬ信号に変換するための回路を
示す。

この第１図（ｂ）において、２１はＣＩＦ信号について
所要のフレーム数につき１フレーム分を重ね合わせるこ
とによりＣＩＦフレーム周波数よりも高い仮フレーム周
波数を有する信号を出力する時間補正回路、２２は仮フ
レーム周波数を有する信号について周期的な可変遅延を
施す前段メモリ、２３は仮フレーム周波数を有する信号
および前段メモリ２２からの出力信号のいずれかを選択
するセレクタ、２４はセレクタ２２からの信号について
固定遅延を施す後段メモリ、２５は前段メモリ２２から
の出力信号および後段メモリ２４からの出力信号を受け
てこれらの信号に時間方向のフレーム補間を施すことに
よりＰＡＬフレーム周波数を有するＰＡＬ信号を出力す
るフレーム補間処理回路である。

ここで、時間補正回路２１を、ＣＩＦ信号を所要の時間
差をつけて記憶する一対のメモリと、これらのメモリか
らの出力を選択して出力するセレクタと、ＣＩＦ信号に
ついて所要のフレーム数になったかどうかを計数するカ
ウンタとをそなえて構成し、そのカウンタで所要のフレ
ーム数になったことが検出されると、セレクタを切り替
えることにより、ＣＩＦ信号について所要のフレーム数
につき１フレーム分を重ね合わせるよう構成してもよい
（請求項７）。また、前段メモリ２２および後段メモリ
２４は、それぞれＦＩＦ○メモリで構成してもよいしく
１ｉｉｉ求項８）、その前段メモリ２２を、キャリーア
ウト信号出力計数値可変のカウンタが作る書き込み、読
み出し信号によって遅延数を制御するように構成すると
ともに、後段メモリ２４を、キャリーアウト信号出力計
数値固定のカウンタが作る書き込み、読み出し信号によ
って遅延数を制御するように構成してもよい（請求項９
）。

さらに、フレーム補間処理回路２５は、前段メモリ２２
からの出力信号に所要の補間係数を乗算する乗算器と、
後段メモリ２４からの出力信号に所要の補間係数を乗算
する乗算器と、各乗算器に重み配分のための補間係数を
与えるＲＯＭと、各乗算器の出力信号を加算してＰＡＬ
フレーム周波数を有するＰＡＬ信号を出力する加算器と
で構成してもよい（請求項１０）。

［作　　用コ 上述した第１図（ａ）に示す本発明の第１の発明のＰＡ
Ｌ信号／ＣＩＦ信号変換回路では、入力されたＰＡＬ信
号について、前段メモリ１により周期的な可変遅延が行
なわれるとともに、後段メモリ２により固定遅延が行な
われ、フレーム補間処理回路３により、ＰＡＬ信号およ
び各メモリ１゜２からの出力信号に時間方向のフレーム
補間を施すことで、ＰＡＬ信号およびＣＩＦ信号のフレ
ーム周波数の最小公約数が簡単な整数値になるように、
ＣＩＦフレーム周波数よりも高い仮フレーム周波数を有
する信号が作成され出力される。

そして、時間補正回路４により、仮フレーム周波数を有
するフレーム同期信号が、所要のフレーム数につき１回
無効にして出力され、この間引きされたフレーム同期信
号により、フレーム補間処理回路３からの出力信号が所
要のフレーム数につき１フレーム分間引きされ、所要の
ＰＡＬフレーム周波数を有するＰ　Ａ　Ｔ＝倍信号、そ
のＰＡＬフレーム周波数よりも高いＣＩＦフレーム周波
数を有するＣＩＦ信号に変換される。

一方、上述した第１図（ｂ）に示す本発明の第２の発明
のＰＡＬ信号／ＣＩＦ信号変換回路では、まず、時間補
正回路２１により、入力されたＣＩＦ信号について、所
要のフレーム数ごとに１フレーム分が重ね合わせられて
、ＰＡＬ信号およびＣＩＦ信号のフレーム周波数の最小
公約数が簡単な整数値になるように、ＣＩＦフレーム周
波数よりも高い仮フレーム周波数を有する信号が作成さ
れ出力される。

そして、時間補正回路２１からの仮フレーム周波数を有
する信号について、前段メモリ２２により周期的な可変
遅延が施されるとともに、後段メモリ２４により固定遅
延が施される。このとき、前段メモリ２２と後段メモリ
２４との間に介設されたセレクタ２３により、所定回数
に１回は前段メモリ２２を飛ばして、直接、時間補正回
路２１からの信号が後段メモリ２４に入力されるように
切り替える。この後、フレーム補間処理回路２５により
、各メモリ２２．２４からの出力信号に時間方向のフレ
ーム補間が施され、所要のＣＩＦフレーム周波数を有す
るＣＩＦ信号が、ＣＩＦフレーム周波数よりも低いＰＡ
Ｌフレーム周波数を有するＰＡＬ信号に変換される。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

（ａ）第１実施例の説明 第２図は本発明の第１実施例を示すブロック図で、この
第１実施例では、フレーム周波数２５七のＰＡＬ信号を
フレーム周波数２９．９７ＨｚのＣＩＦ信号に変換する
回路について説明する。

第２図において、１ＡはＰＡＬ信号信号上いて後述する
表１に示すように周期的な可変遅延を施す前段ＦＩＦＯ
メモリ、２Ａは前段ＦＩＦＯメモリ１Ａからの信号Ｂに
ついて固定遅延を施す後段ＦＩＦｏメモリで、ＦＩＦＯ
メ％ＩＪ１Ａは、キャリーアウト信号出力計数値可変の
カウンタ５からの書き込み信号Ｗ工および読み出し信号
Ｒ１によって、例えば下表１に示すごとく遅延数を制御
されるとともに、ＦＩＦＯメモリ２Ａは、キャリーアウ
ト信号出力計数値固定のカウンタ６からの書き込みＷ２
および読み出し信号Ｒ２によって、例えば下表１に示す
ごとく遅延数を制御されるようになっている。

なお、下表１中の値の単位はクロックで、１３゜５ＭＨ
ｚでサンプリングした場合の値である。また、ｆ１〜ｆ
５は、第３図に示すように、ＰＡＬ信号信号上レームを
５枚１組とし、各フレームに順次与えた符号に対応する
。

表　　　１ また、３ＡはＰＡＬ信号信号上ＩＦＯメモリ１Ａからの
出力信号ＢおよびＦＩＦＯメモリ２Ａからの出力信号Ｃ
を受けこれらの信号Ａ−Ｃに時間方向のフレーム補間を
施すことにより仮フレーム局波数３０）ｆｚを有するＣ
ＩＦ変換用信号りを出力するフレーム補間処理回路であ
る。

このフレーム補間処理回路３Ａは、ＰＡＬ信号信号上び
ＦＩＦＯメモリ１Ａの出力信号Ｂのいずれかを選択する
セレクタ７と、このセレクタ７からの出力信号に所要の
補間係数Ｘを乗算する乗算器８と−ＦＩＦＯメモリ２Ａ
からの出力信号Ｃに所要の補間係数Ｙを乗算する乗算器
９と、下記衣２に示すような補間係数Ｘ、Ｙを格納する
補間係数用ＲＯＭｌ０と、乗算器８，９の出力信号を加
算して仮ブレーム周波数３０Ｈｚを有するＣＩＦ変換用
信号Ｄｔｔ呂力する加算器１１とから構成されている。

なお、下表２中のｆ’ｌ〜ｆ’６は、第３図に示すよう
に、フレーム補間処理回路３Ａの補間処理にて得られる
仮フレーム周波数３０臣を有するＣＩＦ変換用信号りの
フレームを６枚１組とし１、各フレームに順次与えた符
号に対応する。

表　　　２ さらに、４Ａはフレーム補間処理回路３ＡからのＣＩＦ
変換用信号りについて所要のフレーム数１，０００につ
き１フレーム分を間引きするために、３０七フレーム同
期信号を１，０００回に１回だけ無効にして出力する時
間補正回路である。

この時間補正回路４Ａは、３０Ｈｚフレーム同期信号に
ついて所要のフレーム数ｉ　、　ｏｏｏになったかどう
かを計数するカウンタ１２と、このカウンタ１２で所要
のフレーム数１，０００になったことが検出されるとフ
レーム補間処理回路３ＡからのＣＩＦ変換用信号りにつ
いて１フレーム分を間引きするために３０Ｈｚフレーム
同期信号を無効にするゲート回路１３とから構成されて
いる。

なお、３０土フレーム同期信号は、テレビカメラの出力
をディジタル変換したときに得られる２５七フレーム同
期信号を、図示しない周波数変換回路で変換することに
より得られたものである。

また、１４は本実施例の装置、特にカウンタ５゜６およ
び補間係数用ＲＯＭｌ０を制御するためのコントローラ
である。

上述の構成により、フレーム周波数２５土のＰＡＬ信号
信号板次のようにして、フレーム周波数２９．９７Ｈｚ
のＣＩＦ信号Ｅに変換される。

まず、フレーム周波数２５土のＰＡＬ信号信号板フレー
ム周波数３０ＨｚのＣＩＦ変換用信号りに変換する。こ
の場合、フレーム内のある座標と次のフレームの同じ座
標までの時間は、第４図に示すように、ＰＡＬ信号信号
板４０＋ｓ、ＣＩＦ変換用信号りでは約３３．３ｍｓと
なる。

１３．５ＭＨｚのクロックでサンプリングされたＰＡＬ
のディジタル信号Ａは、２段のＦＩＦＯメモリ（１段は
少なくともＣＩＦ信号の１フレーム分の容量をもつ）１
Ａ、２Ａで構成された回路に入力される。

前段ＦＩＦＯメモリ１Ａにおいては、カウンタ５が作る
書き込み信号Ｗ１および読み出し信号Ｒ工によって、遅
延数が表１に示すように設定され、ＰＡＬ信号信号板フ
レームｆ１〜ｆ５に順次５周期の可変時間３３．３，２
６．７，２０，１３．３゜６．７ｍｓで遅延が与えられ
、第３図に示すような出力Ｂが得られる。また、後段Ｆ
ＩＦＯメモリ２Ａにおいては、カウンタ６が作る書き込
みＷ２および読み出し信号Ｒ２によって、遅延数が表１
に示すように一定値に設定され、ＦＩＦＯメモリ１Ａか
らの出力Ｂに順次一定時間３３．３ｍｓで遅延が与えら
れ、第３図に示すような出力Ｃが得られる。

そして、フレーム補間処理回路３Ａにおけるセレクタ７
により、６周期に１回だけ、２５七のＰＡＬ信号信号板
択し、残りは前段ＦＩＦＯメモリ１Ａの出力信号Ｂを選
択する。このセレクタ７からの出力Ａ、Ｂと、後段ＦＩ
ＦＯメモリ２Ａからの出力Ｃとは、それぞれ乗算器８，
９において、補間係数用ＲＯＭｌ０から読み出された表
２に示す補間係数Ｘ、Ｙ（０≦Ｘ、Ｙ≦１）を乗算され
た後、各乗算器８，９からの乗算結果が加算器１１にて
加算される。これにより、ＰＡＬ信号信号板枚のフレー
ムｆ１〜ｆ５から、第３図に６枚のフレームｆ’ｌ〜ｆ
’６として示すように、フレーム補間処理された仮フレ
ーム周波数３０ＨｚのＣＩＦ変換用信号りが得られる。

つまり、フレームｆ′１はフレームｆ１をそのまま用い
、フレームｆ′２〜ｆ’６は、それぞれ、ｆｌとｆ２、
ｆ２とｆ３、ｆ３とｆ４、ｆ４とｆ５、ｆ５と次のｆｌ
の２枚のフレームに、表２に示す補間係数Ｘ、Ｙを乗算
した後、加算することにより作成される。

以上のごとく作成された仮フレーム周波数３０七のＣＩ
Ｆ変換用信号りは、コーデック側へ送られるが、このと
き、３０＆フレーム同期信号をカウンタ１２により計数
し、その計数値が１　、０００になったことが検出され
ると、３０Ｈｚフレーム同期信号について、ゲート回路
１３により１フレーム分を間引きして無効にする。即ち
、仮フレーム周波数３０Ｈｚのフレーム同期信号を１　
、０００回に１回無効にし、このフレーム同期信号を用
いることで、長時間的に実質２９．９７Ｈｚのフレーム
周波数をもつＣＩＦ信号が作成され出力されるのである
。

なお、第５図は２５七のＰＡＬ信号信号板ォーマットを
示すもので、この第５図に示すように、有効データは、
１フレーム内で奇フィールドと偶フィールドとでインタ
レース（ｉｎｔｅｒｌａｃｅ）されている。一方、第６
図はＣＩＦ変換用信号りのフォーマットを示すもので、
この第６図に示すように、信号りでは、１フレーム内に
ノンインタレース（ｎｏｎ−ｉｎｔｅｒｌａｃｅ）され
た２８８本の信号のみが必要であるため、ＰＡＬ信号信
号音フィールドの部分があれば十分であり、ＣＩＦ変換
用信号りのフォーマットは、ラインの途中で終わってい
るがＣＩＦ信号Ｅに変換する上で問題はない。つまり、
ＰＡＬ信号信号音ラインの画素数やライン数を変換処理
せずに、第６図に示すようなＣＩＦ変換用信号りを利用
できるのである。

また、フレーム補間処理回路３Ａは、すべて同相のクロ
ックで動作する。

以上のように、本発明の第１実施例のＰＡＬ信号／ＣＩ
Ｆ信号変換回路によれば、２段構成のＦＩＦ○メモリＬ
Ａ、２Ａとフレーム補間処理回路３Ａとにより、フレー
ム周波数２５七のＰＡＬ信号信号音間方向の補間処理を
行ない、５枚のフレームから６枚のフレームを作成して
仮フレーム周波数３０七のＣＩＦ変換用信号りを得ると
ともに、時間補正回路４Ａにて、３０比フレーム同期信
号について１，０００回に１回の間引きを行ない、その
フレーム同期信号を用いることにより、フレーム周波数
２９．９７ＨｚのＣＩＦ信号が得られる。これにより、
表１，２に示すごとく遅延数の周期。

補間係数の重み配分を極めて容易に決定しながら、簡易
な制御でフレーム周波数２５七のＰＡＬ信号信号音レー
ム周波数２９．９７七のＣＩＦ信号Ｅに確実に変換する
ことができる。

（ｂ）第２実施例の説明 第７図は本発明の第２実施例を示すブロック図で、この
第２実施例では、第１実施例とは逆に、フレーム周波数
２９．９７ＨｚのＣＩＦ信号をフレーム周波数２５七の
ＰＡＬ信号に変換する回路について説明する。

第７図において、２１ＡはＣＩＦ信号Ａ、について所要
のフレーム数１　、０００につき１フレーム分を重ね合
わせることにより仮フレーム周波数３０土を有する信号
Ｂユを出力する時間補正回路である。

この時間補正回路２１Ａは、ＣＩＦ信号Ａ工を所要の時
間差をつけて記憶する一対のメモリ２６゜２７と、これ
らのメモリ２６．２７からの出力を選択して出力するセ
レクタ２８と、ＣＩＦ信号Ａ□のフレーム周波数２９．
９７Ｈｚに同期した信号をカウントしＣＩＦ信号Ａ１に
ついて所要のフレーム数ｉ　、　ｏｏｏになったかどう
かを計数するカウンタ２９とから構成されており、その
カウンタ２９で所要のフレーム数ｉ　、　ｏｏｏになっ
たことが検出されると、セレクタ２８を切り替えること
により、ＣＩ　Ｆ　Ｍ号Ａ１について所要のフレーム数
１　、０００につき１フレーム分を重ね合わせるように
なっている。

また、２２Ａは時間補正回路２１　Ａからの信号Ｂ、に
ついて後述する表３に示すように周期的な可変遅延を施
す前段ＦＩＦ○メモリ、２３は時間補正回路２１Ａから
の信号Ｂ工および前段ＦＩＦ○メモリ２２Ａからの８力
信号Ｃ１のいずれかを選択するセレクタ、２４Ａはセレ
クタ２３からの信号Ｂ１もしくはＣ１について固定遅延
を施す後段ＦＩＦＯメモリで、ＦＩＦ○メモリ２２Ａは
、キャリーアウト信号出力計数値可変のカウンタ３０か
らの書き込み信号Ｗ１および読み出し信号Ｒ□によって
、例えば下表３に示すごとく遅延数を制御されるととも
に、ＦＩＦＯメモリ２４Ａは、キャリーアウト信号出力
計数値固定のカウンタ３１からの書き込みＷ２および読
み出し信号Ｒ２によって、例えば下表３に示すごとく遅
延数を制御されるようになっている。

なお、上表３中の値の単位はクロックで、１３゜５Ｍ１
（ｚでサンプリングした場合の値である。また、ｆ１〜
ｆ６は、第８図しこ示すように１時間補正回路２１Ａか
らのＣＩＦ信号Ｂ１のフレームを６枚１組とし、各フレ
ームに順次与えた符号に対応する。

さらに、２５ＡはＦＩＦ○メモリ２２Ａからの出力信号
Ｃ１およびＦＩＦ○メモリ２４Ａからの出力信号Ｄ１を
受けてこれらの信号Ｃ１，Ｄ□に時間方向のフレーム補
間を施すことによりフレーム周波数２５七のＰＡＬ信号
Ｅ工を出力するフレーム補間処理回路である。

このフレーム補間処理回路２５Ａは、ＦＩＦＯメモリ２
２Ａからの出力信号Ｃ□に所要の補間係数Ｘを乗算する
乗算器３２と、ＦＩＦ○メモリ２４Ａからの出力信号Ｄ
１に所要の補間係数Ｙを乗算する乗算器３３と、下表４
に示すような補間係数Ｘ、Ｙを格納する補間係数用ＲＯ
Ｍ３４と、乗算器３２．３３の出力信号を加算してフレ
ーム周波数２５土のＰＡＬ信号Ｅ□を出力する加算器３
５とから構成されている。

なお、下表４中のｆ’ｌ〜ｆ’５は、第８図に示すよう
に、フレーム補間処理回路２５Ａの補間処理にて得られ
るフレーム周波数２５臣を有するＰＡＬ信号Ｅ１のフレ
ームを５枚１組とし、各フレームに順次与えた符号に対
応する。

表　　　４ また、第７図中の符号３６は本実施例の装置、特にカウ
ンタ３０，３１および補間係数用ＲＯＭ３４を制御する
ためのコントローラである。

上述の構成により、フレーム周波数２９．９７七のＣＩ
Ｆ信号八〇へ、次のようにして、フレーム周波数２５　
ＨｚのＰＡＬ信号Ｅ□に変換される。

まず、フレーム周波数２９．９７ＨｚのＣＩＦ信号八〇
へ、時間補正回路２１Ａにより仮フレーム周波数３０七
の信号Ｂ□に変換する。つまり、時間補正回路２１Ａに
おいて、フレーム周波数２９゜９７七のＣＩＦ信号Ａ１
は、メモリ２７に書き込まれ、最初に１フレーム分遅延
を与えて３０Ｈｚで順次読み出す。書き込み速度と読み
出し速度との違いにより、メモリ２７の遅延数は徐々に
減少する。また、それと同じにメモリ２７の出力を３０
土でメモリ２６に書き込む。メモリ２６では、常に１フ
レーム分遅延を与えて読み出しを行なう。

これにより、メモリ２６．２７にてＣＩＦ信号Ａ１が所
要の時間差をつけて記憶される。

そして、カウンタ２９により、ＣＩＦ信号Ａ工のフレー
ム周波数２９．９７）１ｚに同期したフレーム同期信号
を計数し、その計数値がｉ、ｏｏｏになったことを検出
すると、セレクタ２８を切り替えてメモリ２６の出力を
選択し、１，０００回に１回だけ同じフレームを重ね合
わせる。このとき、メモリ２７の読み出しは停止する。

即ち、フレーム周波数２９．９７七のＣＩＦ信号Ａ□を
１　、０００回に１回重ね合わせることで、長時間的に
フレーム周波数３０比の信号Ｂ□が作成され出力される
。

ついで、上述のごとく作成されたフレーム周波数３０七
の信号Ｂ□は、２段のＦＩＦＯメモリ２２Ａ、２４Ａお
よびセレクタ２３で構成された回路に入力される。

前段ＦＩＦＯメモリ２２Ａにおいては、カウンタ５が作
る書き込み信号Ｗ１および読み出し信号Ｒ工によって、
遅延数が表３に示すように設定され、フレーム周波数３
０臣のＣＩＦ信号Ｂ１の各フレームｆ１〜ｆ６うちｆ１
以外のｆ２〜ｆ６の５枚について、順次５周期の可変時
間６．７゜１３．３，２０，２６．７，３３．３ｍｓで
遅延が与えられ、第８図に示すような出力信号Ｃ１が得
られる。

このＦＩＦＯメモリ２２Ａからの出力信号Ｃ工と、時間
補正回路２　］、　ＡからのＣＩＦ信号Ｂ□とはセレク
タ２３に入力される。このセレクタ２３は、ＣＩＦ信号
Ｂ□がフレームｆ１で出力信号Ｃ１がフ１ノームｆ６で
ある時のみ、フレームｆ１のＣＩＦ信号Ｂ１を選択して
後段ＦＩＦＯメモリ２４Ａに出力し、それ以外の時は、
常時、ＦＩＦＯメモリ２２Ａからの出力信号Ｃ１を選択
して後段ＦＩＦ○メモリ２４Ａに出力する。

そして、後段ＦＩＦＯメモリ２４Ａにおいては、カウン
タ３１が作る書き込みＷ２および読み出し信号Ｒ２によ
って、遅延数が表３に示すように一定値に設定され、セ
レクタ２３からのａ力Ｂ、もしくはＣよに順次一定時間
４０ＩＩＩＳで遅延が与えられ、第８図に示すような出
力Ｄ１が得られる。

ＦＩＦ○メモリ２２Ａ、２４Ａからの出力Ｃ工およびＤ
ｌは、それぞれ、フレーム補間処理回路２５Ａにおける
乗算器３２．３３に入力され、補間係数用ＲＯＭ３４か
ら読み出された表４に示す補間係数Ｘ、Ｙ（０≦Ｘ、Ｙ
≦１）を乗算された後、各乗算器３２．３３からの乗算
結果が加算器３５にて加算される。これにより、ＣＩＦ
信号Ｂ１（Ａ１）の６枚のフレームｆ１〜ｆ６から、第
８図に５枚のフレームｆ’ｌ−ｆ’５として示すように
、フレーム補間処理され、フレーム周波数２５ＨｚのＰ
ＡＬ信号Ｅ工が得られる。つまり、フレームｆ’ｌはフ
レームｆ１をそのまま用い、フレームｆ’２〜ｆ’５は
、それぞれ、ｆ２とｆ３、ｆ３とｆ４、ｆ４とｆ５、ｆ
５とｆ６の２枚のフレームに、表４に示す補間係数ｘ、
ｙを乗算した後、加算することにより作成される。

なお、第５，６図に示したように、ＣＩＦ信号Ａ、、Ｂ
工のフォーマットでは、１フレーム内の有効データは、
奇フィールドと偶フィールドとの２つのフィールドがノ
ンインタレースされたフォーマットになっているのに対
し、ＰＡＬ信号のフォーマットでは、奇フィールドと偶
フィールドとの両フィールドがインタレースされている
。このようなＰＡＬ信号への変換は、例えば、ＣＩＦ信
号を、奇フィールドに使用する場合と、ｌフィールド分
だけ遅延させて偶フィールドにも使用する場合との２度
利用すべく、フィールドメモリ（図示せず）をそなえる
ことで実現できる。

以上のように、本発明の第２実施例のＰＡＬ信号／ＣＩ
Ｆ信号変換回路によれば、まず、時間補正回路２１Ａに
て、１　、０００枚に１枚のフレームの重ね合わせを行
なうことにより、フレーム周波数２９．９７ＨｚのＣＩ
Ｆ信号Ａ１を仮フレーム周波数３０ＨｚのＣＩＦ信号Ｂ
□に変換した後、２段構成のＦＩＦＯメモリ２２Ａ、２
４Ａ、セレクタ２３およびフレーム補間処理回路２５Ａ
により、フレーム周波数３０七の信号Ｂ□の時間方向の
補間処理を行ない、６枚のフレームから５枚のフレーム
を作成してフレーム周波数２５七のＰＡＬ信号Ｅ１が得
られる。これにより、表３，４に示すごとく遅延数の周
期、補間係数の重み配分を極めて容易に決定しながら、
簡易な制御でフレーム周波数２９．９７ＨｚのＣＩＦ信
号Ａ１をフレーム周波数２５七のＰＡＬ信号Ｅ１に確実
に変換することができる。

なお、上述した実施例では、ＰＡＬ信号をＣＩＦ信号に
変換する回路と、ＣＩＦ信号をＰＡＬ信号に変換する回
路とを別々にそれぞれ第１実施例。

第２実施例として説明しているが、実際の回路では、通
常、これらの２つの変換方向の回路機能を併せもつよう
に構成される。

［発明の効果］ 以上詳述したように、本発明のＰＡＬ信号／ＣＩＦ信号
変換回路（請求項１〜５）によれば、２段構成のメモリ
とフレーム補間処理回路とによりＰＡＬ信号の時間方向
の補間処理を行ない、仮フレーム周波数の信号を得ると
ともに、時間補正回路にてフレーム同期信号の間引きを
行なうことにより、所要のＣＩＦフレーム周波数のＣＩ
Ｆ信号を得るように構成したので、遅延数の周期、補間
係数の重み配分を極めて容易に決定でき、簡易な制御で
ＰＡＬ信号をＣＩＦ信号に確実に変換できる効果がある
。

また、本発明のＰＡＬ信号／ＣＩＦ信号変換回路（請求
項６〜１０）によれば、時間補正回路にてフレームの重
ね合わせを行なって仮フレーム周波数の信号を作成した
後、２段構成のメモリ、セレクタおよびフレーム補間処
理回路により、仮フレーム周波数の信号の時間方向の補
間処理を行ない、所要のＰＡＬフレーム周波数のＰＡＬ
信号を得るように構成したので、遅延数の周期、補間係
数の重み配分を極めて容易に決定でき、簡易な制御でＣ
ＩＦ信号をＰＡＬ信号に確実に変換できる効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の発明にかかる原理ブロッ
ク図、 第１図（ｂ）は本発明の第２の発明にかかる原理ブロッ
ク図、 第２図は本発明の第１実施例を示すブロック図、第３図
は本発明の第１実施例の動作を説明するためのタイムチ
ャート、 第４図は時間軸方向に対するＰＡＬ信号とＣＩＦ変換用
信号とのフレーム間隔を示す図、第５図はＰＡＬ信号の
フォーマットを示す図、第６図はＣＩＦ信号のフォーマ
ットを示す図、第７図は本発明の第２実施例を示すブロ
ック図、第８図は本発明の第２実施例の動作を説明する
ためのタイムチャート、 第９図はＰＡＬ方式のテレビカメラで撮った映像をＮＴ
ＳＣ方式のモニタで見る場合のブロック図である。 図において、 １は前段メモリ、 １Ａは前段ＦＩＦＯメモリ。 ２は後段メモリ、 ２Ａは後段ＦＩＦＯメモリ、 ３．３Ａはフレーム補゛間処理回路、 ４．４Ａは時間補正回路、 ５．６はカウンタ、 ７はセレクタ、 ８．９は乗算器、 １ｏは補間係数用ＲＯＭ、 １１は加算器、 １２はカウンタ、 １３はゲート回路、 １４はコントローラ、 ２１．２１Ａは時間補正回路、 ２２は前段メモリ、 ２２Ａは前段ＦＩＦＯメモリ、 ２３はセレクタ、 ２４は後段メモリ、 ２４Ａは後段ＦＩＦ○メモリ、 ２５．２５Ａはフレーム補間処理回路、２６．２７はメ
モリ、 ２８はセレクタ、 ２９〜３１はカウンタ、 ３２．３３は乗算器、 ３４は補間係数用ＲＯＭ、 ３５は加算器、 ３６はコントローラである。

Claims (1)

1. 【特許請求の範囲】 （１）所要のＰＡＬフレーム周波数を有するＰＡＬ信号
   を該ＰＡＬフレーム周波数よりも高いＣＩＦフレーム周
   波数を有するＣＩＦ信号に変換すべく、 該ＰＡＬ信号について周期的な可変遅延を施す前段メモ
   リ（１、１Ａ）と、 該前段メモリ（１、１Ａ）からの該ＰＡＬ信号について
   周期的な可変遅延を施した信号について固定遅延を施す
   後段メモリ（２、２Ａ）と、 該ＰＡＬ信号、該前段メモリ（１、１Ａ）からの出力信
   号および該後段メモリ（２、２Ａ）からの出力信号を受
   けて、これらの信号に時間方向のフレーム補間を施すこ
   とにより、該ＣＩＦフレーム周波数よりも高い仮フレー
   ム周波数を有する信号を出力するフレーム補間処理回路
   （３、３Ａ）とをそなえるとともに、 該仮フレーム周波数を有するフレーム同期信号を所要の
   フレーム数につき１回無効にして出力する時間補正回路
   （４、４Ａ）をそなえ、 該時間補正回路（４、４Ａ）からのフレーム同期信号を
   用いて該フレーム補間処理回路（３、３Ａ）からの出力
   信号を所要のフレーム数につき１フレーム分間引きする
   ように構成されたことを 特徴とする、ＰＡＬ信号／ＣＩＦ信号変換回路。 （２）該前段メモリ（１、１Ａ）および該後段メモリ（
   ２、２Ａ）がそれぞれＦＩＦＯメモリで構成されたこと
   を特徴とする、請求項１記載のＰＡＬ信号／ＣＩＦ信号
   変換回路。（３）該前段メモリ（１、１Ａ）がキャリー
   アウト信号出力計数値可変のカウンタ（５）が作る書き
   込み、読み出し信号によって遅延数を制御されるように
   構成されるとともに、該後段メモリ（２、２Ａ）がキャ
   リーアウト信号出力計数値固定のカウンタ（６）が作る
   書き込み、読み出し信号によって遅延数を制御されるよ
   うに構成されたことを特徴とする、請求項２記載のＰＡ
   Ｌ信号／ＣＩＦ信号変換回路。 （４）該フレーム補間処理回路（３、３Ａ）が、該ＰＡ
   Ｌ信号および該前段メモリ（１、１Ａ）の出力信号のい
   ずれかを選択するセレクタ（７）と、該セレクタ（７）
   からの出力信号に所要の補間係数を乗算する乗算器（８
   ）と、該後段メモリ（２、２Ａ）からの出力信号に所要
   の補間係数を乗算する乗算器（９）と、上記の各乗算器
   （８、９）に重み配分のための補間係数を与えるＲＯＭ
   （１０）と、上記の各乗算器（８、９）の出力信号を加
   算して該ＣＩＦフレーム周波数よりも高い仮フレーム周
   波数を有する信号を出力する加算器（１１）とで構成さ
   れたことを特徴とする請求項１記載のＰＡＬ信号／ＣＩ
   Ｆ信号変換回路。 （５）該時間補正回路（４、４Ａ）が、該仮フレーム周
   波数を有するフレーム同期信号について所要のフレーム
   数になったかどうかを計数するカウンタ（１２）と、該
   カウンタ（１２）で所要のフレーム数になったことが検
   出されると、該フレーム補間処理回路（３、３Ａ）の出
   力信号について１フレーム分を間引きするために該フレ
   ーム同期信号を無効にするゲート回路（１３）とをそな
   えて構成されたことを特徴とする、請求項１記載のＰＡ
   Ｌ信号／ＣＩＦ信号変換回路。 （６）所要のＣＩＦフレーム周波数を有するＣＩＦ信号
   を該ＣＩＦフレーム周波数よりも低いＰＡＬフレーム周
   波数を有するＰＡＬ信号に変換すべく、 該ＣＩＦ信号について所要のフレーム数につき１フレー
   ム分を重ね合わせることにより、該ＣＩＦフレーム周波
   数よりも高い仮フレーム周波数を有する信号を出力する
   時間補正回路（２１、２１Ａ）と、該仮フレーム周波数
   を有する信号について周期的な可変遅延を施す前段メモ
   リ（２２、２２Ａ）と、該仮フレーム周波数を有する信
   号および該前段メモリ（２２、２２Ａ）からの出力信号
   のいずれかを選択するセレクタ（２３）と、 該セレクタ（２３）からの信号について固定遅延を施す
   後段メモリ（２４、２４Ａ）と、該前段メモリ（２２、
   ２２Ａ）からの出力信号および該後段メモリ（２４、２
   ４Ａ）からの出力信号を受けて、これらの信号に時間方
   向のフレーム補間を施すことにより、該ＰＡＬフレーム
   周波数を有するＰＡＬ信号を出力するフレーム補間処理
   回路（２５、２５Ａ）とをそなえて構成されたことを 特徴とする、ＰＡＬ信号／ＣＩＦ信号変換回路。 （７）該時間補正回路（２１、２１Ａ）が、該ＣＩＦ信
   号を所要の時間差をつけて記憶する一対のメモリ（２６
   、２７）と、これらのメモリ（２６、２７）からの出力
   を選択して出力するセレクタ（２８）と、該ＣＩＦ信号
   について所要のフレーム数になったかどうかを計数する
   カウンタ（２９）とをそなえて構成されて、該カウンタ
   （２９）で所要のフレーム数になったことが検出される
   と、該セレクタ（２８）を切り替えることにより、該Ｃ
   ＩＦ信号について所要のフレーム数につき１フレーム分
   を重ね合わせるよう構成されたことを特徴とする、請求
   項６記載のＰＡＬ信号／ＣＩＦ信号変換回路。 （８）該前段メモリ（２２、２２Ａ）および該後段メモ
   リ（２３、２３Ａ）がそれぞれＦＩＦＯメモリで構成さ
   れたことを特徴とする、請求項６記載のＰＡＬ信号／Ｃ
   ＩＦ信号変換回路。 （９）該前段メモリ（２２、２２Ａ）がキャリーアウト
   信号出力計数値可変のカウンタ（３０）が作る書き込み
   、読み出し信号によって遅延数を制御されるように構成
   されるとともに、該後段メモリ（２４、２４Ａ）がキャ
   リーアウト信号出力計数値固定のカウンタ（３１）が作
   る書き込み、読み出し信号によって遅延数を制御される
   ように構成されたことを特徴とする、請求項８記載のＰ
   ＡＬ信号／ＣＩＦ信号変換回路。 （１０）該フレーム補間処理回路（２５、２５Ａ）が、
   該前段メモリ（２２、２２Ａ）からの出力信号に所要の
   補間係数を乗算する乗算器（３２）と、該後段メモリ（
   ２４、２４Ａ）からの出力信号に所要の補間係数を乗算
   する乗算器（３３）と、上記の各乗算器（３２、３３）
   に重み配分のための補間係数を与えるＲＯＭ（３４）と
   、上記の各乗算器（３２、３３）の出力信号を加算して
   該ＰＡＬフレーム周波数を有するＰＡＬ信号を出力する
   加算器（３５）とで構成されたことを特徴とする請求項
   ６記載のＰＡＬ信号／ＣＩＦ信号変換回路。