JPH07193749A - 映像信号処理装置及び映像信号圧縮方法 - Google Patents

Abstract

(57)【要約】 【目的】 入力映像信号を間引きして圧縮する際の圧縮
率の選択・変更が自在で、かつあらゆる圧縮率に対して
高画質な間引き圧縮を行う。 【構成】 圧縮率を保持するラッチ102 と、圧縮率の逆
数を保持するラッチ106と、ラッチ102 の圧縮率と１タ
イミング前の加算結果とを加算する加算器103 と、ラッ
チ106 の圧縮率の逆数と加算器103 の加算結果の小数部
とを乗算する乗算器107 と、乗算器107 の乗算結果を１
から減算する減算器108 と、１タイミング遅延させた入
力映像信号を乗算器107 の乗算結果で乗算する乗算器11
0 と、入力映像信号を減算器108 の減算結果で乗算する
乗算器111 と、乗算器110 及び乗算器111 の各乗算結果
を加算する加算器112 とを具備し、かつ加算器103 の加
算結果で桁上がりが発生したタイミングの映像信号が圧
縮後の有効なデータであることを示す信号を出力するよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビジョン受信機に
おいて用いられる映像信号処理装置に関し、特に映像信
号を間引きにより圧縮する映像信号処理装置に関する。

【０００２】

【従来の技術】モニタ全体に表示している映像に重畳し
て縮小した別の映像を表示する機能、ピクチャー・イン
・ピクチャー（ＰＩＰ）機能を持ったテレビジョン受信
機がある。また、ハイビジョン等のワイド画面放送に伴
いアスペクト比の異なった（４：３、１６：９）映像信
号が混在しているが、例えば１６：９のテレビジョン受
信機に４：３の映像を表示した場合、有効な映像信号の
無い領域ができる。この部分に縮小した他の４：３のア
スペクト比の映像を重畳して表示する機能、ピクチャー
・アウト・ピクチャー（ＰＯＰ）機能を持つテレビジョ
ン受信機もある。

【０００３】ＰＩＰやＰＯＰでは一般に、縮小され重畳
表示される映像を子画面、モニタ全体に元の状態で表示
される映像を親画面と呼ぶ。

【０００４】ＰＩＰやＰＯＰはある映像信号をライン間
引きにより垂直に圧縮し、画素間引きにより水平に圧縮
することで子画面画像信号を作り出し、親画面映像信号
と任意のタイミングで置き換えることで実現する。

【０００５】映像信号のラインまたは画素を間引くと折
り返し等のために画質が劣化するので一般にフィルタを
通して画質改善を行う。

【０００６】基本的なＰＩＰ回路の１例を図１２に示
す。

【０００７】同図において、２０１はチューナ、２０２
はチューナ、２０３は外部映像信号入力、２０４はアナ
ログスイッチ、２０５は映像デコーダ、２０６は親映像
同期信号出力、２０７はアナログスイッチ、２０８は映
像デコーダ、２０９は子映像同期信号出力、２１０はＡ
／Ｄコンバータ、２１１は子画面前処理回路、２１２は
子画面メモリ、２１３は書き込みアドレス発生器、２１
４は子画像同期信号入力、２１５は読み出しアドレス発
生器、２１６は親映像同期信号入力、２１７はＤ／Ａコ
ンバータ、２１８はワク信号入力、２１９はアナログス
イッチ、２２０は表示器である。

【０００８】アナログスイッチ２０４はチューナ２０１
の出力またはチューナ２０２の出力または外部映像信号
入力２０３のうちから１つを選択し出力する。

【０００９】映像デコーダ２０５はアナログスイッチ２
０４の出力を入力しデコードして、親画面映像信号及び
親映像同期信号を出力する。

【００１０】アナログスイッチ２０７はチューナ２０１
の出力またはチューナ２０２の出力または外部映像信号
入力２０３のうちから１つを選択し出力する。

【００１１】映像デコーダ２０８はアナログスイッチ２
０７の出力を入力しデコードして、子画面映像信号及び
子映像同期信号を出力する。

【００１２】Ａ／Ｄコンバータ２１０は映像デコーダ２
０８から出力された子画面映像信号を入力しディジタル
信号に変換して出力する。

【００１３】子画面前処理回路２１１はＡ／Ｄコンバー
タ２１０でディジタル化された子画面映像信号を入力し
水平、垂直フィルタをかけて出力する。

【００１４】書き込みアドレス発生器２１３は出力端２
０９から出力された子映像同期信号を基に書き込みアド
レスを発生し出力する。

【００１５】読み出しアドレス発生器２１５は出力端２
０６から出力された親映像同期信号を基に読み出しアド
レスを発生し出力する。

【００１６】子画面メモリ２１２は子画面前処理回路２
１１の出力を書き込みアドレス発生器２１３が発生した
アドレスにより書き込む。また読み出しアドレス発生器
２１５が発生したアドレスにより子画面映像信号を読み
出し出力する。

【００１７】Ｄ／Ａコンバータ２１７は子画面メモリ２
１２の出力を入力しアナログ変換して出力する。

【００１８】ワク信号入力２１８はワクとして出力した
い信号を保持している。

【００１９】アナログスイッチ２１９は映像デコーダ２
０５から出力される親画面映像信号またはＤ／Ａコンバ
ータ２１８から出力される子画面映像信号またはワク信
号入力２１８から出力されるワク信号のいずれか１つを
選択し出力する。

【００２０】表示器２２０はアナログスイッチ２１９の
出力を入力し表示する。

【００２１】ところで、従来のＰＩＰ、ＰＯＰ機能を内
蔵したテレビジョン受信機では子画面の大きさが一定だ
った。また親画面映像信号と子画面映像信号の映像信号
方式が同じもしくは例えば親画面映像信号がハイビジョ
ンで子画面映像信号がＮＴＳＣというように決まった映
像信号方式の組み合わせでの表示だった。そのため子画
面映像を作るためのフィルタ回路はただ１つの圧縮率に
対して最適な回路を構成すればよかった。

【００２２】図１２における従来の子画面前処理回路の
１例を図１３に示す。

【００２３】図１３の子画面前処理回路は親画面映像信
号と子画面映像信号が共にＮＴＳＣで、子画面の大きさ
が親画面に対して面積で１／９とした場合の回路であ
る。

【００２４】親画面映像方式と子画面映像方式が同一
で、子画面の大きさが面積比で１／９なので水平には３
画素に２画素を間引き、垂直には３ラインに２ラインを
間引く必要がある。そのため水平、垂直にそれぞれ３タ
ップのＦＩＲフィルタを採用しそれぞれのタップに係数
としてセンタータップには１／２、それ以外のタップに
は１／４を与えている。

【００２５】図１２、図１３の回路で子画面の面積が親
画面に対して１／９以外の大きさのＰＩＰ処理をするこ
とを考える。

【００２６】子画面メモリのアドレスを制御することで
子画面映像信号の間引き率（圧縮率）を変更し、子画面
の大きさを変えることはできる。しかし図１３に示した
子画面前処理回路は水平には３画素に２画素を間引き、
垂直には３ラインに２ラインを間引く場合に最適になる
よう設計されているため、この場合以外では十分な画質
改善はできない。

【００２７】次に図１２、図１３の回路でより大きな間
引き率での最適なＰＩＰ処理をすることを考える。例え
ば親画面に対して子画面の大きさが面積比で１／１６の
場合を考える。この場合は水平には４画素に３画素を間
引き、垂直には４ラインに３ラインを間引く必要があ
る。したがって子画面前処理回路で適切なフィルタ処理
を施すためにＦＩＲフィルタのタップ数は少なくとも４
タップ必要である。このように間引き率を大きくするほ
どＦＩＲフィルタのタップ数が増え、回路規模が大きく
なる。

【００２８】次に図１２、図１３の回路で親画面に対す
る子画面の大きさは一定だが、親画面と子画面の映像信
号の組み合わせが変わる場合を考える。例えば親画面に
対する子画面の大きさが常に面積比で１／９、親画面映
像方式は常にＮＴＳＣ、子画面映像方式がＮＴＳＣとＰ
ＡＬの２種類がある場合を考える。この場合はＰＡＬと
ＮＴＳＣで走査線構造が異なるために親画面に対する子
画面の大きさが常に面積比で１／９でも子画面映像方式
がＰＡＬとＮＴＳＣの場合で間引き率が変わってくる。
したがってＰＡＬかＮＴＳＣのどちらか一方に合わせて
フィルタを設計しても他方ではフィルタ特性があわず適
切なフィルタ処理ができない。

【００２９】

【発明が解決しようとする課題】前述したように従来の
ＰＩＰ回路は一定の間引き率に合わせた子画面映像処理
回路となっているため、子画面の大きさは親画面に対し
て一定の場合しか処理できない。また同様の理由から親
画面映像方式と子画面映像方式の組み合わせは一定でな
ければならない。また、子画面映像信号の間引き率を大
きくすると回路規模が増大するという問題があった。

【００３０】本発明はこのような課題を解決するための
もので、入力映像信号を間引きして圧縮する際の圧縮率
の選択・変更が自在で、かつあらゆる圧縮率に対して高
画質な間引き圧縮を行うことのできる映像信号処理装置
及び映像信号圧縮方法の提供を目的とする。

【００３１】

【課題を解決するための手段】本発明は映像信号処理装
置は上記した目的を達成するために、圧縮率を示す値を
保持する圧縮率保持手段と、圧縮率の逆数の値を保持す
る逆数保持手段と、圧縮率保持手段及び逆数保持手段に
それぞれ任意の値を設定する設定手段と、圧縮率保持手
段に保持された値と自加算手段の１タイミング前の加算
結果とを加算する第１加算手段と、逆数保持手段に保持
された値と第１加算手段の加算結果のうちの桁上がり分
を除いた小数部とを乗算する第１乗算手段と、第１乗算
手段の乗算結果を１から減算する減算手段と、入力した
映像信号を１タイミング遅延する遅延手段と、遅延手段
の出力映像信号を第１乗算手段の乗算結果で乗算する第
２乗算手段と、入力した映像信号を減算手段の減算結果
で乗算する第３乗算手段と、第２乗算手段の乗算結果と
第３乗算手段の乗算結果とを加算する第２加算手段と、
第１加算手段の加算結果で桁上がりが発生したタイミン
グの映像信号が、圧縮後の有効なデータであることを示
す信号を出力する手段とを備えてなるものである。

【００３２】

【作用】すなわち、本発明では、まず圧縮率保持手段及
び逆数保持手段にそれぞれ、任意の圧縮率及び圧縮率の
逆数を示す値を設定する。次に第１加算手段にて、圧縮
率保持手段に保持された値と自加算手段の１タイミング
前の加算結果とを加算し、第１乗算手段にて、逆数保持
手段に保持された値と第１加算手段の加算結果のうちの
桁上がり分を除いた小数部とを乗算し、減算手段にて第
１乗算手段の乗算結果を１から減算する。一方、遅延手
段より１タイミング遅延された映像信号は、第２乗算手
段にて第１乗算手段の乗算結果で乗算され、その乗算結
果は第３乗算手段にて減算手段の減算結果で乗算する。
さらに、第２加算手段によって、その乗算結果は第２乗
算手段と加算される。そしてこの加算結果の中から、第
１加算手段の加算結果に桁上がりが発生したタイミング
の映像信号が圧縮後の有効なデータとして判断され、間
引き圧縮後の映像信号が得られる。

【００３３】したがって、本発明によって、入力映像信
号を間引き圧縮する際の圧縮率の選択・変更が自在で、
かつあらゆる圧縮率に対して高画質な間引き圧縮を行う
ことが可能になる。

【００３４】

【実施例】以下、本発明の実施例を図面を参照しなから
詳細に説明する。

【００３５】図１は本発明に係る一実施例の映像信号処
理装置における子画面前処理回路の構成を示す図であ
る。

【００３６】同図において、１０１は子画面前処理回路
の制御を行う制御部（設定手段）、１０２はラッチ（圧
縮率保持手段）、１０３は加算器（第１加算手段）、１
０４は加算器１０３のキャリーアウト端子、１０５はラ
ッチ、１０６はラッチ（逆数保持手段）、１０７は乗算
器（第１乗算手段）、１０８は減算器（減算手段）、１
０９は遅延線（遅延手段）、１１０は乗算器（第２乗算
手段）、１１１は乗算器（第３乗算手段）、１１２は加
算器（第２加算手段）、１１３は垂直フィルタである。

【００３７】遅延線１０９、乗算器１１０、乗算器１１
１、加算器１１２により水平２画素の補間フィルタを構
成している。

【００３８】制御部１０１、ラッチ１０２、加算器１０
３、ラッチ１０５、ラッチ１０６、乗算器１０７、減算
器１０８により前述した補間フィルタのフィルタ係数を
各画素毎に演算し発生している。

【００３９】この回路の詳しい動作を水平に３／４圧縮
する場合を例にして以下に示す。

【００４０】図２に制御部１０１、ラッチ１０２、加算
器１０３、ラッチ１０５、ラッチ１０６、乗算器１０
７、減算器１０８により構成されるフィルタ係数発生回
路のタイミングチャートを示す。

【００４１】制御部１０１は水平同期期間にラッチ１０
２とラッチ１０６に係数発生に必要な初期値をそれぞれ
設定する。

【００４２】ラッチ１０２には圧縮率を設定する。本実
施例では圧縮率３／４としているので３／４を設定して
いる。

【００４３】加算器１０３はラッチ１０２に設定した初
期値と加算器１０３の１クロック前の出力の小数部を加
算して出力する。桁上がりはキャリーアウト端子から出
力されるが演算には使用しない。桁上がりは有効なデー
タの位相を示す。

【００４４】前述した桁上がりの使用の例を示す。キャ
リーアウト端子１０４の出力を図１２に示した書き込み
アドレス発生器２１３に入力し、キャリーの出力された
位相だけアドレスを変化させ、書き込み許可を出すこと
により画素間引きをする。

【００４５】加算器１０３の桁上がり以外の演算出力は
ラッチ１０５と乗算器１０７に入力される。

【００４６】ラッチ１０５は水平同期期間でリセットさ
れる。ラッチ１０５は前述した加算器１０３の出力を子
画面映像信号のクロックにより保持する。ラッチ１０５
の出力は加算器１０３に入力される。

【００４７】乗算器１０７は前述した加算器１０３の出
力を入力する。加算器１０３の出力は前述した遅延線１
０９、乗算器１１０、乗算器１１１、加算器１１２によ
り水平２画素の補間フィルタのフィルタ係数となるが、
加算器１０３の出力は画素を間引く前の状態でのフィル
タ係数となっているため、画素を間引いた後のフィルタ
係数となるように正規化する必要がある。乗算器１０７
は正規化の演算をしている。

【００４８】乗算器１０７の他方の入力にはラッチ１０
６に設定した値が入力されている。ラッチ１０６には正
規化のための値が制御部１０１により設定されている。
この設定値は圧縮率の逆数となる。本実施例では圧縮率
を３／４としているので設定値は４／３となる。

【００４９】乗算器１０７の出力は乗算器１１０に入力
される。また乗算器１０７の出力は減算器１０８に入力
される。乗算器１０７の出力は、前述した２画素の補間
フィルタの１方のフィルタ係数となる。

【００５０】減算器１０８は１から乗算器１０７の出力
を減じて出力する。減算器１０８の出力は前述した２画
素の補間フィルタの１方の係数となる。

【００５１】遅延線１０９は子画面映像入力を１クロッ
ク遅延して出力する。

【００５２】乗算器１１０は遅延線１０９の出力と乗算
器１０７の出力を入力し、乗算して出力する。

【００５３】乗算器１１１は子画面映像入力と減算器１
０８の出力を入力し、乗算して出力する。

【００５４】加算器１１２は乗算器１１０の出力と乗算
器１１１の出力を入力し、加算して出力する。加算器１
１２の出力は２画素の水平補間フィルタの出力となる。

【００５５】加算器１１２の出力は垂直フィルタ１１３
に入力される。

【００５６】垂直フィルタ１１３は垂直の圧縮率に対応
したフィルタをかけ出力する。垂直フィルタ１１３の出
力は子画面前処理回路２１１の出力となる。

【００５７】また図３に示すように、垂直フィルタ１１
３を前述した水平の処理と同構成とすることにより各ラ
イン毎のタイミングでフィルタ係数を発生しフィルタ処
理をすることができる。

【００５８】図４に前述したフィルタ係数発生回路の出
力係数による２画素の水平補間フィルタの出力を示す。

【００５９】図４ではタイミング１１４からタイミング
１１９までの各タイミングで演算される子画面映像入力
画素の位置と演算により見かけ上表示される画素位置を
示している。同図に示すとおり演算により出力される画
素は等間隔に現れる。また加算器１０３のキャリーアウ
トが現れるタイミングを有効画素が現れるタイミングと
みなすと、４画素のうち３画素が有効画素となりこの３
画素を表示することにより３／４に圧縮される。

【００６０】前述したように、本実施例の回路により、
初めに２つの係数を設定する（ラッチ１０２、ラッチ１
０６）ことで各タイミングにおける適切なフィルタ係数
と有効画素のタイミングを演算により発生し、各タイミ
ングで適切なフィルタ処理を行うことができる。

【００６１】本実施例のアルゴリズムをコンピュータの
ソフトウェアに使用することによりパソコン等の表示映
像の圧縮も実現することができる。ソフトウェアに使用
した場合のフローチャートの１例を図５に示す。

【００６２】同図において５０１〜５１５は処理ブロッ
クである。

【００６３】以下に各処理ブロックの詳細な説明をす
る。

【００６４】処理ブロック５０１が処理の開始である。

【００６５】処理ブロック５０２は圧縮のための係数レ
ジスタと正規化のための係数レジスタの初期化をしてい
る。ＭＡＢＩは圧縮のための係数を保持するレジスタ
で、前述したラッチ１０２と同じ役割をする。ＳＥＩは
正規化のための係数を保持するレジスタで、前述したラ
ッチ１０６と同じ役割をする。

【００６６】処理ブロック５０３はＶＤ、Ｖ、ＦＨ、Ｇ
Ｋ、ＣＡＲ、Ｋ、ＶＯＵＴの各レジスタの初期化をして
いる。ＶＤは１クロック前の映像信号を保持するレジス
タで、ラッチ１０９と同じ役割をする。ＶＩは現タイミ
ングでの映像信号を保持するレジスタである。ＦＨは現
タイミングが水平同期期間か否かを判断するための情報
を保持するレジスタである。ＦＨには水平同期期間で０
を入力し保持し、それ以外では１を保持する。ＧＫは正
規化される前の補間フィルタ係数を保持するレジスタ
で、ラッチ１０５と同様の役割をする。ＣＡＲは桁上が
り情報を保持するレジスタで、この桁上がりは加算器１
０３の桁上がりと同様である。１で桁上がりが起こった
ことを示す。Ｋは正規化された補間フィルタ係数を保持
するラッチである。ＶＯＵＴ補間フィルタの演算結果を
保持するレジスタである。

【００６７】処理ブロック５０４は子画面映像信号の圧
縮率を変更するかどうかの条件分岐である。子画面映像
信号の圧縮率を変更する場合は処理ブロック５０４へ進
み、子画面映像信号の圧縮率を変更しない場合は処理ブ
ロック５０６へ進む。

【００６８】処理ブロック５０４はＭＡＢＩ、ＳＥＩに
値を入力し、保持する。

【００６９】処理ブロック５０６は現在ＶＩに保持して
いる情報をＶＤに入力し保持する。処理ブロック５０７
はＶＩに現タイミング画素を入力し保持する。またＦＨ
に現タイミングでの水平同期信号を入力し保持する。処
理ブロック５０６と処理ブロック５０７によりＶＩに現
タイミングの画素が保持され、ＶＤに１クロック前の画
素が保持される。

【００７０】処理ブロック５０８は正規化される前の補
間フィルタ係数発生の演算を行っている。これは加算器
１０３と同様である。

【００７１】処理ブロック５０９では処理ブロック５０
８の演算で桁上がりが起こったか否かを判断し分岐して
いる。処理ブロック５０８の演算で桁上がりが起こった
場合は処理ブロック５１０へ進み、起こらなかった場合
は処理ブロック５１１へ進む。 処理ブロック５１０は
処理ブロック５０８の演算で桁上がりが起こった場合の
処理をしている。処理ブロック５０８の演算で起こった
桁上がりを切り捨てた演算結果をＧＫに入力し、保持す
る。また桁上がりが起こっているのでＣＡＲに１を入力
し、保持する。

【００７２】処理ブロック５１１は処理ブロック５０８
の演算で桁上がりが起こらなかった場合の処理をしてい
る。桁上がりが起こっていないのでＣＡＲに０を入力
し、保持する。

【００７３】処理ブロック５１２はフィルタ係数の正規
化を行っている。これは乗算器１０７と同様の処理であ
る。正規化された補間フィルタ係数はＫに入力され、保
持される。

【００７４】処理ブロック５１３は補間フィルタ演算を
行っている。演算結果はＶＯＵＴに入力され、保持され
る。

【００７５】処理ブロック５１４はＶＯＵＴ、ＣＡＲの
値を出力している。

【００７６】処理ブロック５１５は現タイミングが水平
同期期間か否かを判断し、分岐している。現タイミング
が水平同期期間の場合は前述した処理ブロック５０３へ
進み同様の処理ブロックを続ける。現タイミングが水平
同期期間以外の場合は前述した処理ブロック５０６へ進
み処理を続ける。

【００７７】図５による処理結果を図６に示す。

【００７８】図６と図４とを比較すると両者は同一の出
力となっている。したがって、図５のソフトウェアによ
って図１の回路と全く同一の結果が得られる。

【００７９】ところで、前述した実施例は２画素間の補
間フィルタによる圧縮となっているため１／２〜１まで
の圧縮率では２つの初期係数の設定（ラッチ１０２、ラ
ッチ１０６）により圧縮率が可変である。しかし０〜１
／２の圧縮率では適切なフィルタ処理ができない。

【００８０】そこで、この点を解決した他の実施例を説
明する。

【００８１】図７はこの実施例の回路の構成を示す図で
ある。

【００８２】すなわち、本実施例は、先の実施例の回路
構成に１／ｎ圧縮フィルタを付加したものである。同図
において、図１と機能同一部分には同一の符号を付して
ある。 同図において、７０１は制御部、７０２はラッ
チ（第２圧縮率保持手段）、７０３は乗算器（第４乗算
手段）、７０４は加算器（第３加算手段）、７０５はラ
ッチ（有効データ保持手段）、７０６はタイミング信号
出力である。

【００８３】ラッチ７０２、乗算器７０３、加算器７０
４、ラッチ７０５により累積加算回路を構成している。
この累積加算回路の乗算係数と加算するデータの数を制
御することにより任意の間引き率でのフィルタ処理を行
っている。

【００８４】この１／ｎ圧縮回路の詳しい動作を水平に
１／４圧縮する場合を例にして以下に示す。

【００８５】本実施例では、まず、図１と同構成の回路
で３／４圧縮し、その有効データ出力をさらに１／３す
ることで１／４圧縮している。

【００８６】制御部７０１は図１に示した制御部１０１
と同様の動作をし、加えてラッチ７０２にフィルタ処理
に必要な係数を設定する。またラッチ７０５をクリアす
るためのタイミング信号７０６を発生する。

【００８７】ラッチ７０２には累計加算によるフィルタ
回路での圧縮率（第２の圧縮率）が設定される。本実施
例では圧縮率として１／３を設定している。

【００８８】乗算器７０３は入力された映像信号とラッ
チ７０２に設定された係数を乗算し出力する。

【００８９】加算器７０４は乗算器７０３の出力とラッ
チ７０５の出力を加算して出力する。加算器７０４の出
力が、ラッチ７０２、乗算器７０３、加算器７０４、ラ
ッチ７０５により構成されるフィルタ回路の出力とな
る。

【００９０】ラッチ７０５は加算器７０４の出力を入力
し保持する。保持するタイミングをキャリーアウト１０
４で制御することにより図１の実施例のフィルタ回路の
有効データ出力だけを演算処理することができる。また
ラッチ７０５は制御部７０１が発生するタイミング信号
によりクリアされる。本実施例では「Ｈ」イネーブル、
「Ｌ」クリアとなっている。

【００９１】制御部７０１より発生されるタイミング信
号７０６はラッチ７０２、乗算器７０３、加算機７０
４、ラッチ７０５により構成される１／ｎ圧縮フィルタ
回路の有効データ出力の位相を示している。

【００９２】図８にラッチ７０２、乗算器７０３、加算
器７０４、ラッチ７０５により構成される１／ｎ圧縮フ
ィルタ回路のタイミングチャートを示す。

【００９３】同図に示したタイミング１１４〜１１９は
図２と同一である。

【００９４】図２に示したように、加算器１１２はタイ
ミング１０４〜１１９で図１の実施例に示した水平フィ
ルタの処理結果を出力している。図８では表記が煩雑に
なるので、タイミング１１４〜１１９の各タイミングで
の加算器１１２の出力をそれぞれＶ₀ ’〜Ｖ₅ ’と表記
する。

【００９５】Ｖ₀ ’〜Ｖ₅ ’うち、有効データは
Ｖ₁ ’、Ｖ₂ ’、Ｖ₃ ’、Ｖ₄ ’、Ｖ₅ ’である。これ
らの映像データは図４に示したように見かけ上等間隔の
映像データとなる。

【００９６】タイミング信号７０６を図８に示したよう
に発生することにより、見かけ上等間隔の映像データＶ
₁ ’、Ｖ₂ ’、Ｖ₃ ’が平均をとられてタイミング１１
７で出力される。

【００９７】タイミング１１７以降も同様の演算が続け
られ、結果として基の映像データと比べると１／４の映
像データが有効データとして出力される。有効データの
タイミングはラッチ７０５をクリアするタイミングと同
一で、このクリア信号がそのまま有効データの位相を示
す信号となる。

【００９８】以上、本実施例により、任意の圧縮率に対
して簡単な係数を初期設定するだけで適切なフィルタ処
理が可能になる。

【００９９】なお、図７の点線で囲った部分がＩ／ｎ圧
縮のためのフィルタ回路だが、Ｉ／ｎ圧縮のためのフィ
ルタ回路は本実施例の構成に限らずＩ／ｎ圧縮できる回
路ならどうような構成でもかまわない。Ｉ／ｎ圧縮フィ
ルタ回路の１例を図９に示す。 また本実施例も同様に
コンピュータのソフトウェアに使用することができる。
図１０にその例を示す。

【０１００】本実施例では累計加算によるＩ／ｎ圧縮フ
ィルタ回路を図１の実施例の回路構成に対して後ろ側に
追加したが、このフィルタ回路は前側に追加しても同様
の効果が得られる。その例を図１１に示す。

【０１０１】

【発明の効果】以上説明したように本発明の映像信号処
理装置及び映像信号圧縮方法によれば、入力映像信号を
間引き圧縮する際の選択・変更が自在で、かつあらゆる
圧縮率に対して高画質な間引き圧縮を行うことができ
る。

【図面の簡単な説明】

【図１】本発明に掛る一実施例の映像信号処理装置にお
ける子画面処理回路の構成を示す図である。

【図２】フィルタ係数発生回路のタイミングチャートで
ある。

【図３】垂直フィルタの構成を示す図である。

【図４】フィルタ係数発生回路の出力係数による２画素
の水平補間フィルタ出力を示す図である。

【図５】図１の回路をソフトウェアで実現した場合のア
ルゴリズムを示す図である。

【図６】図５のアルゴリズムによる処理結果を示す図で
ある。

【図７】本発明の他の実施例のフィルタ回路の構成を示
す図である。

【図８】図７における１／ｎ圧縮フィルタ回路のタイミ
ングチャートである。

【図９】Ｉ／ｎ圧縮フィルタ回路の構成例を示す図であ
る。

【図１０】図７の回路をソフトウェアで実現した場合の
アルゴリズムを示す図である。

【図１１】図７に示す回路の変形例を示す図である。

【図１２】ＰＩＰ回路の構成を示す図である。

【図１３】従来の子画面前処理回路の構成を示す図であ
る。

【符号の説明】

１０１、７０１…制御部（設定手段） １０２…ラッチ（圧縮率保持手段） １０３…加算器（第１加算手段） １０４…キャリーアウト端子 １０５…ラッチ １０６…ラッチ（逆数保持手段） １０７…乗算器（第１乗算手段） １０８…減算器（減算手段） １０９…遅延線（遅延手段） １１０…乗算器（第２乗算手段） １１１…乗算器（第３乗算手段） １１２…加算器（第２加算手段） ７０２…ラッチ（第２圧縮率保持手段） ７０３…乗算器（第４乗算手段） ７０４…加算器（第３加算手段） ７０５…ラッチ（有効データ保持手段）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力映像信号を間引き圧縮する映像信号
   処理装置において、 圧縮率を示す値を保持する圧縮率保持手段と、 前記圧縮率の逆数の値を保持する逆数保持手段と、 前記圧縮率保持手段及び前記逆数保持手段にそれぞれ任
   意の値を設定する設定手段と、 前記圧縮率保持手段に保持された値と自加算手段の１タ
   イミング前の加算結果とを加算する第１加算手段と、 前記逆数保持手段に保持された値と前記第１加算手段の
   加算結果のうちの桁上がり分を除いた小数部とを乗算す
   る第１乗算手段と、 前記第１乗算手段の乗算結果を１から減算する減算手段
   と、 入力した映像信号を１タイミング遅延する遅延手段と、 前記遅延手段の出力映像信号を前記第１乗算手段の乗算
   結果で乗算する第２乗算手段と、 前記入力した映像信号を前記減算手段の減算結果で乗算
   する第３乗算手段と、 前記第２乗算手段の乗算結果と前記第３乗算手段の乗算
   結果とを加算する第２加算手段とを具備することを特徴
   とする映像信号処理装置。
2. 【請求項２】 請求項１記載の映像信号処理装置におい
   て、 前記第１加算手段の加算結果で桁上がりが発生したタイ
   ミングの映像信号が、圧縮後の有効なデータであること
   を示す信号を出力する手段をさらに具備することを特徴
   とする映像信号処理装置。
3. 【請求項３】 請求項１記載の映像信号処理装置におい
   て、 第２の圧縮率を示す値を保持する第２圧縮率保持手段
   と、 前記第２加算手段の加算結果と前記第２圧縮率保持手段
   に保持された値とを乗算する第４乗算手段と、 前記第４乗算手段の乗算結果と有効データ保持手段に保
   持された有効データとを加算する第３加算手段と、 前記第１加算手段の加算結果に桁上がりが発生したタイ
   ミングで、前記第３加算手段の加算結果を前記有効デー
   タとして保持する有効データ保持手段とをさらに具備す
   ることを特徴とする映像信号処理装置。
4. 【請求項４】 請求項１記載の映像信号処理装置におい
   て、 第２の圧縮率を示す値を保持する第２圧縮保持手段と、 入力した映像信号と１タイミング前に入力した映像信号
   とを加算して、加算結果を前記遅延手段に出力する第３
   加算手段とをさらに具備することを特徴とする映像信号
   処理装置。
5. 【請求項５】 請求項１記載の映像信号処理装置におい
   て、 前記第１加算手段及び前記遅延手段のそれぞれの１タイ
   ミングが画素単位の映像信号の入力タイミングであるこ
   とを特徴とする映像信号処理装置。
6. 【請求項６】 請求項１記載の映像信号処理装置におい
   て、 前記第１加算手段及び前記遅延手段のそれぞれの１タイ
   ミングがライン単位の映像信号の入力タイミングである
   ことを特徴する映像信号処理装置。
7. 【請求項７】 入力映像信号を間引き圧縮する映像信号
   圧縮方法において、 圧縮率を示す値を保持する圧縮率保持部と、前記圧縮率
   の逆数の値を保持する逆数保持部とを有し、 前記圧縮率保持部及び前記逆数保持部に値をそれぞれ設
   定する工程と、 前記圧縮率保持部に保持された値と自加算工程によって
   得た１タイミング前の加算結果とを加算する第１加算工
   程と、 前記逆数保持部に保持された値と前記第１加算工程の加
   算結果のうちの桁上がり分を除いた小数部とを乗算する
   第１乗算工程と、 前記第１乗算工程の乗算結果を１から減算する減算工程
   と、 入力した映像信号を１タイミング遅延する工程と、 前記遅延した映像信号を前記第１乗算工程の乗算結果で
   乗算する第２乗算工程と、 前記入力した映像信号を前記減算工程の減算結果で乗算
   する第３乗算工程と、 前記第２乗算工程の乗算結果と前記第３乗算工程の乗算
   結果とを加算する第２加算工程とを有することを特徴と
   する映像信号圧縮方法。
8. 【請求項８】 請求項７記載の映像信号圧縮方法におい
   て、 前記第１加算工程の加算結果で桁上がりが発生したタイ
   ミングの映像信号が、圧縮後の有効なデータであること
   を示す信号を出力する工程をさらに有することを特徴と
   する映像信号圧縮方法。