JPH0474207A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0474207A JPH0474207A JP2187653A JP18765390A JPH0474207A JP H0474207 A JPH0474207 A JP H0474207A JP 2187653 A JP2187653 A JP 2187653A JP 18765390 A JP18765390 A JP 18765390A JP H0474207 A JPH0474207 A JP H0474207A
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- JP
- Japan
- Prior art keywords
- frequency
- circuit
- clock
- lsi
- input
- Prior art date
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に関し、特に１チツプＬＳＩの内
部信号伝搬遅延ネック回避手段を含む集積回路装置に関
する。
部信号伝搬遅延ネック回避手段を含む集積回路装置に関
する。
従来、この種１チップＬＳＩに対する内部信号伝搬ネッ
クは、最近のＣＡＤ開発の成果により、製品か出来上る
前にある程度予測がつくようになってきた。しかし、現
在ＬＳＩの大規模化、多機能化は大変なスピードで進ん
でいる。そのため、前もって内部信号伝搬ネックが判明
しても、その再回路設計に大きな労力が必要となってい
る。
クは、最近のＣＡＤ開発の成果により、製品か出来上る
前にある程度予測がつくようになってきた。しかし、現
在ＬＳＩの大規模化、多機能化は大変なスピードで進ん
でいる。そのため、前もって内部信号伝搬ネックが判明
しても、その再回路設計に大きな労力が必要となってい
る。
又、ＬＳＩの特性上から解決を図ることも、可能だが、
伝搬遅延の大きさによってはＬＳＩの面積に大きな変更
を伴ってしまうこともある。
伝搬遅延の大きさによってはＬＳＩの面積に大きな変更
を伴ってしまうこともある。
さらに、現在同期方式の回路構成を取っているのが大半
なか、その周波数は２０ＭＨｚから３０ＭＨｚ以上へ移
ろうとしている。この場合、多くは第５図及び第６図に
示すように、２つのクロックドライバ２からの２相クロ
ツクが用いられており、最悪の場合でも、半２０７２分
つまり２０ Ｍ Ｈｚでは２５ｎｓｅｃ、程度の遅延時
間しかゆるされなかった。
なか、その周波数は２０ＭＨｚから３０ＭＨｚ以上へ移
ろうとしている。この場合、多くは第５図及び第６図に
示すように、２つのクロックドライバ２からの２相クロ
ツクが用いられており、最悪の場合でも、半２０７２分
つまり２０ Ｍ Ｈｚでは２５ｎｓｅｃ、程度の遅延時
間しかゆるされなかった。
このように、従来は内部に一種類の限られた動作に限定
していたため、遅延ネックがあらかじめ予測されても対
処する手法が限定されていた。
していたため、遅延ネックがあらかじめ予測されても対
処する手法が限定されていた。
上述した従来の信号伝搬遅延回避方法では、内部のクロ
ック周波数は常に同一であり、又内部を制御するマイク
ロプログラム、ユーザーＲＯＭも内部に生じる遅延に対
して、タイミング的に動作が変更できないようになって
いる。
ック周波数は常に同一であり、又内部を制御するマイク
ロプログラム、ユーザーＲＯＭも内部に生じる遅延に対
して、タイミング的に動作が変更できないようになって
いる。
そのため、前もって信号遅延が生しることがわかってい
る場合でも、遅延の対処に大きな労力が必要となるばか
りでなく、その修正が不可能な場合もあった。
る場合でも、遅延の対処に大きな労力が必要となるばか
りでなく、その修正が不可能な場合もあった。
本発明の目的は、内部的処理だけで、遅延ネックの解消
が可能な集積回路装置を提供することにある。
が可能な集積回路装置を提供することにある。
本発明の集積回路装置は、クロック入力信号を入力とす
る複数のクロックドライバと、前記クロックドライバの
出力を分周する複数のクロック分周回路と、前記複数の
クロック分周回路の分周比率の変化を制御する少なくと
も１つの分周比率制御回路とを有することを特徴とする
。
る複数のクロックドライバと、前記クロックドライバの
出力を分周する複数のクロック分周回路と、前記複数の
クロック分周回路の分周比率の変化を制御する少なくと
も１つの分周比率制御回路とを有することを特徴とする
。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図、第２図
は第１図の動作を説明するための波形図である。
は第１図の動作を説明するための波形図である。
まずＬＳＩの外部からクロック人力１か入力されＬＳＩ
内部の複数のクロックドライバ２に供給される。このク
ロックドライバ２は通常バッファの役割を果たす。その
ため波形は第２図に示すように、クロック入力の波形と
同一の波形となる。
内部の複数のクロックドライバ２に供給される。このク
ロックドライバ２は通常バッファの役割を果たす。その
ため波形は第２図に示すように、クロック入力の波形と
同一の波形となる。
クロックドライバ２の出力は内部の複数の分周回路３に
供給され、この回路を制御するのが分周比率制御回路人
力４である。
供給され、この回路を制御するのが分周比率制御回路人
力４である。
すなわち、分周比率制御回路４の入力かハイレベルとな
るのに応じて、分周回路３の出力が第２のａに示すよう
に、内部信号伝搬遅延のネックとなるタイミングが発生
する。
るのに応じて、分周回路３の出力が第２のａに示すよう
に、内部信号伝搬遅延のネックとなるタイミングが発生
する。
このように、この部分のみを所定期間引き延ばすことに
より、ＬＳＩの外部からは同一の周波数で動作させてお
りながら、あたかも１／２の周波数で動作させたかのよ
うな動きをする。つまり実際上遅延はあるが、ネックは
解消されたことになる。
より、ＬＳＩの外部からは同一の周波数で動作させてお
りながら、あたかも１／２の周波数で動作させたかのよ
うな動きをする。つまり実際上遅延はあるが、ネックは
解消されたことになる。
具体的な分周回路及び分周比率制御回路の回路論理の一
例を第３図及び第４図に示す。本実施例では、分周比率
が１／２で示しである。第３図に示す分周回路は、１つ
のＦ／Ｆと切換回路からなる。又、第４図に示す分周比
率制御回路は、シフタとＯＲ回路からなる。
例を第３図及び第４図に示す。本実施例では、分周比率
が１／２で示しである。第３図に示す分周回路は、１つ
のＦ／Ｆと切換回路からなる。又、第４図に示す分周比
率制御回路は、シフタとＯＲ回路からなる。
本発明においては、これらの回路構成は、他の多種の方
式で可能である。
式で可能である。
なお、分周比率制御回路への入力は、前もって判明して
いる信号を入力として、用いている。
いる信号を入力として、用いている。
以上説明したように本発明は、前もって信号伝搬遅延が
大きい所の制御信号を知ることにより、ネックとなる所
の周波数を下げる事ができる。
大きい所の制御信号を知ることにより、ネックとなる所
の周波数を下げる事ができる。
これにより、事実上大きな遅延時間を内部的に収めるこ
とができる。又ＲＯＭ領域の出力も延ばすことにより、
スタティック構成の場合は事実上周波数か下ることにな
り遅延時間の吸収になる。
とができる。又ＲＯＭ領域の出力も延ばすことにより、
スタティック構成の場合は事実上周波数か下ることにな
り遅延時間の吸収になる。
このように、内部的処理たけて、見かけ上の周波数を下
げずに、あたかも遅延ネックを解消した動きを期待てき
る。
げずに、あたかも遅延ネックを解消した動きを期待てき
る。
第１図は、本発明の一実施例を示すブロック図、第２図
は第１図の動作波形図、第３図は第１図に示す分周回路
の回路図、第４図は第１図に示す分周比率制御回路の回
路図、第５図は従来例を示すブロック図、第６図は第５
図の動作波形図である。 １・・・クロック入力、２・・・タロツクドライバー３
・・分周回路、４・・・分周比率制御回路、５・・・出
力制御回路、６・・・ＲＯＭ領域。
は第１図の動作波形図、第３図は第１図に示す分周回路
の回路図、第４図は第１図に示す分周比率制御回路の回
路図、第５図は従来例を示すブロック図、第６図は第５
図の動作波形図である。 １・・・クロック入力、２・・・タロツクドライバー３
・・分周回路、４・・・分周比率制御回路、５・・・出
力制御回路、６・・・ＲＯＭ領域。
Claims (1)
- クロック入力信号を入力とする複数のクロックドライ
バと、前記クロックドライバの出力を分周する複数のク
ロック分周回路と、前記複数のクロック分周回路の分周
比率の変化を制御する少なくとも１つの分周比率制御回
路とを有することを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187653A JP2758702B2 (ja) | 1990-07-16 | 1990-07-16 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187653A JP2758702B2 (ja) | 1990-07-16 | 1990-07-16 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474207A true JPH0474207A (ja) | 1992-03-09 |
| JP2758702B2 JP2758702B2 (ja) | 1998-05-28 |
Family
ID=16209859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187653A Expired - Lifetime JP2758702B2 (ja) | 1990-07-16 | 1990-07-16 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758702B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204177A (ja) * | 2007-02-20 | 2008-09-04 | Nec Electronics Corp | 遅延調整回路を有するアレイ型プロセッサ |
| JP2009048264A (ja) * | 2007-08-14 | 2009-03-05 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315517A (ja) * | 1986-07-08 | 1988-01-22 | Nec Corp | クロツク発生回路 |
| JPH0233611A (ja) * | 1988-07-25 | 1990-02-02 | Hitachi Ltd | クロックドライブシステム |
-
1990
- 1990-07-16 JP JP2187653A patent/JP2758702B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315517A (ja) * | 1986-07-08 | 1988-01-22 | Nec Corp | クロツク発生回路 |
| JPH0233611A (ja) * | 1988-07-25 | 1990-02-02 | Hitachi Ltd | クロックドライブシステム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204177A (ja) * | 2007-02-20 | 2008-09-04 | Nec Electronics Corp | 遅延調整回路を有するアレイ型プロセッサ |
| US8402298B2 (en) | 2007-02-20 | 2013-03-19 | Renesas Electronics Corporation | Array-type processor having delay adjusting circuit for adjusting a clock cycle in accordance with a critical path delay of the data path |
| JP2009048264A (ja) * | 2007-08-14 | 2009-03-05 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758702B2 (ja) | 1998-05-28 |
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