JPH01155281A - 論理テスト回路 - Google Patents
論理テスト回路Info
- Publication number
- JPH01155281A JPH01155281A JP62313573A JP31357387A JPH01155281A JP H01155281 A JPH01155281 A JP H01155281A JP 62313573 A JP62313573 A JP 62313573A JP 31357387 A JP31357387 A JP 31357387A JP H01155281 A JPH01155281 A JP H01155281A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- delay circuit
- logic
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010411 cooking Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理テスト回路に関し、特に順序回路を甘む調
理テスト回路に関する。
理テスト回路に関する。
従来、この種の論理テスト回路は外部からのテストパタ
ーンを入力することによシ、論理回路の試験を行ってい
る。
ーンを入力することによシ、論理回路の試験を行ってい
る。
第３図は従来の一例を説明するための論理テスト回路で
ある。
ある。
第３図に示すように、かかるテスト回路は遅延回路５の
入力ＣＤ）にインバータ回路６とナントゲート１０ａ〜
１０ｃとからなるゲート回路スイッチを介してデータ入
力端子１からの通常入力信号がテストデータ入力端子９
からのテスト入力信号かを選択し、テスト時に遅延回路
５にテストパターンを与えデータ出力端子４に遅延デー
タを出力する回路構成を取っている。尚、遅延回路５に
はクロック（ＣＫ）入力端子２および初期値設定（Ｒ）
入力端子３が接続され、またゲート回路スイッチにはテ
スト制（ｇＩ信号入力端子８が接続されている。
入力ＣＤ）にインバータ回路６とナントゲート１０ａ〜
１０ｃとからなるゲート回路スイッチを介してデータ入
力端子１からの通常入力信号がテストデータ入力端子９
からのテスト入力信号かを選択し、テスト時に遅延回路
５にテストパターンを与えデータ出力端子４に遅延デー
タを出力する回路構成を取っている。尚、遅延回路５に
はクロック（ＣＫ）入力端子２および初期値設定（Ｒ）
入力端子３が接続され、またゲート回路スイッチにはテ
スト制（ｇＩ信号入力端子８が接続されている。
上述した従来の舖埋テスト回路は遅延回路が多い回路だ
と各々の遅延回路へのテストパターン入力端子数が多く
なり、したがって配線本数も多くなる上、外部からの大
量のテストパターンを必要とする欠点があった。
と各々の遅延回路へのテストパターン入力端子数が多く
なり、したがって配線本数も多くなる上、外部からの大
量のテストパターンを必要とする欠点があった。
本発明の目的は、かかる外部からのテストパターンを必
要とすることなく、しかも入力端子数を削減した論理テ
スト回路を提供するととｋある。
要とすることなく、しかも入力端子数を削減した論理テ
スト回路を提供するととｋある。
本発明の論理テスト回路は、データおよびクロックを入
力とじ一個あるいは複数個を縦属接続した初期値設定可
能な遅延回路と、順序回路としての前記遅延回路の出力
を論理反転する回路と、前記論理反転回路の出力をデー
タ入力信号と切替えて遅延回路の入力に与える切替スイ
ッチとを有し、前記切替スイッチの制御を直接外部端子
から行うように構成される。
力とじ一個あるいは複数個を縦属接続した初期値設定可
能な遅延回路と、順序回路としての前記遅延回路の出力
を論理反転する回路と、前記論理反転回路の出力をデー
タ入力信号と切替えて遅延回路の入力に与える切替スイ
ッチとを有し、前記切替スイッチの制御を直接外部端子
から行うように構成される。
（実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するための論理テ
スト回路図である。
スト回路図である。
力信号と、クロック入力端子２からのクロック信号と、
初期値設定入力端子３からのリセット信号とのみを取り
込み、遅延回路５の出力からインバータ回路６と切替ス
イッチ７とを介し前記通常入力信号に対する遅延入力の
切替を行う構成である。
初期値設定入力端子３からのリセット信号とのみを取り
込み、遅延回路５の出力からインバータ回路６と切替ス
イッチ７とを介し前記通常入力信号に対する遅延入力の
切替を行う構成である。
すなわち、通常状態では切替スイッチ７は遅延回路５の
データ入力としてデータ人力１を選択し、一方、テスト
状態では切替スイッチ７は遅延回路５のデータ人やとし
て遅延回路５の出力論理をインバータ回路６で反転した
信！を選択する。このため、テスト状態では遅延回路５
はクロック信号を計数するカウンタ回路として動作する
。このカウンタ回路として動作する遅延回路５からテス
トパターンを論理信号として” １０１０ ” と交
互に自動的にクロック信号に同期して発生する。
データ入力としてデータ人力１を選択し、一方、テスト
状態では切替スイッチ７は遅延回路５のデータ人やとし
て遅延回路５の出力論理をインバータ回路６で反転した
信！を選択する。このため、テスト状態では遅延回路５
はクロック信号を計数するカウンタ回路として動作する
。このカウンタ回路として動作する遅延回路５からテス
トパターンを論理信号として” １０１０ ” と交
互に自動的にクロック信号に同期して発生する。
要するに１遅延回路５がテストパターン発生源として機
能することになシ、シかもテストパターン発生のための
テスト制御信号やその端子およびテストデータ入力端子
も必要なくなる。
能することになシ、シかもテストパターン発生のための
テスト制御信号やその端子およびテストデータ入力端子
も必要なくなる。
第２図は本発明の第二の実施例を説明するための論理テ
スト回路図である。 − 第２図に示すように、本実施例のテスト回路は前述した
第一の実施例の遅延回路５を二段縦属して設けた回路構
成であり、その他の回路、端子は第一の実施例の回路、
端子と同一である。
スト回路図である。 − 第２図に示すように、本実施例のテスト回路は前述した
第一の実施例の遅延回路５を二段縦属して設けた回路構
成であり、その他の回路、端子は第一の実施例の回路、
端子と同一である。
かかる構成とすることにより、遅延回路−個ずつにスイ
ッチを設けるよりもスイッチと信号線の数が減り、テス
ト回路としての付加部分は小さくなる。また、テスト時
にカウンタ回路となった遅延回路から発生する論理信号
は一１１００１１００’となシ、前述した第一の実施例
とは異なりたテストパターンを自動的に発生する発生源
となる。
ッチを設けるよりもスイッチと信号線の数が減り、テス
ト回路としての付加部分は小さくなる。また、テスト時
にカウンタ回路となった遅延回路から発生する論理信号
は一１１００１１００’となシ、前述した第一の実施例
とは異なりたテストパターンを自動的に発生する発生源
となる。
以上説明したように、本発明の論理テスト回路は通常の
回路に若干ハードウェアを追加するだけで外部からのテ
ストパターンを処女とせず、しかも自動的に論理回路の
内部でテストパターンを発生することができるので、入
力端子の大幅な削減と論理回路テストの自動化とを実現
できるという効果がある。＊に、入力端子の削減に関し
ては端子数が限定されている半導体集積回路にとって大
□きな効果がある。
回路に若干ハードウェアを追加するだけで外部からのテ
ストパターンを処女とせず、しかも自動的に論理回路の
内部でテストパターンを発生することができるので、入
力端子の大幅な削減と論理回路テストの自動化とを実現
できるという効果がある。＊に、入力端子の削減に関し
ては端子数が限定されている半導体集積回路にとって大
□きな効果がある。
第１図は本発明の第一の実施例を説明するための論理テ
スト回路図、第２図は本発明の第二の実施例を説明する
ための論理テスト回路図、第３図は従来の一例を説明す
るための論理テスト回ぼりある。 ｌ・・・・・・データ入力端子、２・・・・・・クロッ
ク入力端子、３・・・・・・初期値設定入力端子、４・
・・・・・データ出力端子、５．５ｍ、５ｂ・・・・・
・遅延回路、６・・・・・・インバータ回路、７・・・
・・・スイッチ。
スト回路図、第２図は本発明の第二の実施例を説明する
ための論理テスト回路図、第３図は従来の一例を説明す
るための論理テスト回ぼりある。 ｌ・・・・・・データ入力端子、２・・・・・・クロッ
ク入力端子、３・・・・・・初期値設定入力端子、４・
・・・・・データ出力端子、５．５ｍ、５ｂ・・・・・
・遅延回路、６・・・・・・インバータ回路、７・・・
・・・スイッチ。
Claims (1)
- 順序回路を有する論理テスト回路において、データおよ
びクロックを入力とし一個あるいは複数個を縦属接属し
た初期値設定可能な遅延回路と、順序回路としての前記
遅延回路の出力を論理反転する回路と、前記論理反転回
路の出力をデータ入力信号と切替えて前記遅延回路の入
力に与える切替スイッチとを有し、附記切替スイッチの
制御を直接外部端子から行うことを特徴とする論理テス
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313573A JPH01155281A (ja) | 1987-12-11 | 1987-12-11 | 論理テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313573A JPH01155281A (ja) | 1987-12-11 | 1987-12-11 | 論理テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155281A true JPH01155281A (ja) | 1989-06-19 |
Family
ID=18042937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313573A Pending JPH01155281A (ja) | 1987-12-11 | 1987-12-11 | 論理テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155281A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129772A (en) * | 1979-01-23 | 1980-10-07 | Koenemann Bernd | Logic block for integrated digital circuit |
-
1987
- 1987-12-11 JP JP62313573A patent/JPH01155281A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129772A (en) * | 1979-01-23 | 1980-10-07 | Koenemann Bernd | Logic block for integrated digital circuit |
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