JPH0474272A

JPH0474272A - アナログデジタル混在回路のシミュレーション方法

Info

Publication number: JPH0474272A
Application number: JP2188511A
Authority: JP
Inventors: Tetsuo Yoshino; 吉野　哲夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-17
Filing date: 1990-07-17
Publication date: 1992-03-09
Anticipated expiration: 2015-03-13
Also published as: JP3019368B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はアナログディジタル混在回路のシミュレーショ
ン方法に関する。

〔従来の技術〕

従来、アナログ電子回路のシミュレーション方法は、−
船釣に回路中の各素子の値と接続関数から節点電位に対
する回路方程式を作成し、これをガウス消去法、ＬＵ分
解等の手法で解き、節点電位を求めることにより行なわ
れている。また、実用的には、非線型回路に対する解析
が必須であるため、この過程をＮｅｗｔｏｎ−Ｒａｐｈ
ｓｏｎ法により反復収束するまで計算を行なっている。

さらに、回路の動特性をシミュレーションするには、回
路中のキャパシタ、インダクタを時間刻み毎に変化する
電流源、電圧源で置換え、この時間刻み単位で上述の非
線型回路計算過程を繰返すのが一般的である。このとき
、時間刻みは誤差あるいはＮｅｗｔｏｎ−Ｒａｐｈｓｏ
ｎ反復の回数により各時刻毎に決められるのが通常であ
る。

一方、デジタル回路のシミュレーションは、通常イベン
トドリブン法と呼ばれる方法により行なわれる。この方
法における回路素子は信号の伝搬経路に沿って評価され
る。ある時刻で入力にイベントの発生した回路ブロック
は、出力の演算が行なわれるとともに、この出力の変化
によって生じるイベントの時刻をイベントテーブルに登
録する。このような方法で回路中で変化のおこる部分と
変化のおこる時刻についてのみ計算を行なうため、前述
のアナログ回路のシミュレーションに比して約２桁の高
速化が可能になっている。

更に、アナログデジタル混在回路のシミュレーションは
、通常上述したこれら２種のシミュレーション方法を結
合して行なうのが一般的である。

〔発明が解決しようとする課題〕

上述したアナログデイタル混在シミュレーション方法は
、シミュレーションのスループットがアナログ部のシミ
ュレーション時間によって左右されるため、デジタル部
の高速なイベントドリブン方式の特徴が生かされないこ
と、アナログデジタルそれぞれのシミュレーションが別
個のプログラムで行なわれ且つ全体としてうまく動作さ
せるための調停機構が介在するため、いずれのシミュレ
ーションに対してもオーバヘッドが発生すること、さら
にアナログ部のシミュレーションは通常高精度を目標に
作られており時間刻みの間隔を自分でコントロールする
など必要以上の精度を得るための余分な計算時間を必要
とすること等数々の欠点を有している。

本発明の目的は、かかるアナログ部のシミュレーション
時間の短縮や計算コストの低減等を実現することのでき
るアナログデジタル混在回路のシミュレーション方法を
提供することにある。

〔課題を解決するための手段〕

本発明のアナログデジタル混在回路のシミュレーション
方法は、Ｓ関数で記述されたアナログ回路部の伝達関数
をシミュレーション精度に応した周期をもつサンプリン
グ周期による２関数に変換する変換部と、変換された前
記Ｚ関数から加算器２乗算器、遅延回路を用いて２関数
に対応するデジタル回路網を合成する合成回路網と、前
記合成回路網および残りのデジタル回路を結合する結合
部と、前記結合部により結合された結果を入力して論理
シミュレーションを行なう論理シミュレータとを有して
精成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の概略処理を説明するためのフロー図で
ある。

第１図に示すように、本発明はアナログデジタル混在回
路のアナログ回路情報を読み取るステップＳ１と、この
読み取ったＳ関数情報をＺ関数に変換するステップＳ２
と、このＺ関数よりデジタル回路を合成する回路網合成
ステップＳ３と、合成デジタル回路および残りのデジタ
ル回路を結合する結合ステップＳ４と、この結合結果を
入力し論理シミュレーションを行なうシミュレーション
ステップＳ５とを含んでいる。

以下は、それぞれステップ別に図を参照して説明する。

ます、回路情報読み取りステップＳ１については、シミ
ュレーションを行なう対象となる回路情報を読み取るス
テップである。このとき、デジタル回路部については通
常の論理シミュレーションにおいて用いられる回路接続
情報の゛記述法を用いることができ、アナログ部につい
てはＳ関数で表わされる伝達関数を用いるものとする。

第２図は本発明の一実施例を説明するためのアナログデ
ジタル混合入力回路図である。

第２図に示すように、ＡＤ混在入力回路ｌはアナログ演
算増幅器による入力バッファ２と、４ｂｉｔ　　ＡＤコ
ンバータ４と、ＤＩＯ〜ＤＩ３からのデータを入力する
データ入力レジスタ５と、全加算器群６〜９とを含み、
アナログデジタル混在回路のシミュレーションにあたり
、アナログ信号源３の入力電圧Ａｉｎと２進データ入力
ＤＩ３〜ＤＩＯの加算を行ない、その加算結果をデータ
出力ＤＯ３〜ＤＯＯおよびオーバーフロラ（Ｏｖｅｒｆ
ｒｏｕ）端子に出力する機能を有している。この入力回
路１におけるアＰ＋　　　　　１＋ＡＳ関数で表わされる伝達関数を有するものである。ここ
で、Ａは使用するアナログ演算増幅器の直流増幅率、ｌ
ｐ＋　　１は第１の極周波数を示すものとする。

次に、かかる入力回路の情報を読みとった後、Ｓ関数を
Ｚ関数に変換する変換ステップＳ２を第３図（ａ）〜（
Ｃ）を参照して説明する。

第３図（ａ）〜（ｃ）はそれぞれ第１図におけるＳＺ変
換を説明するための関数変換図である。

第３図（ａ）に示すように、この変換例は入力回路１に
おけるＳｚ変換の一例であり、一般にインパルス不変法
と言われる変換を示す。このｓＺ変換により、Ｓ平面上
の中Ｔπ／Ｔの帯がＺ平面が単位円周にそれぞれ写像さ
れる。この変換を用いた場合、異名現象が発生するため
、シミュレーションを行なおうとするアナログ部のＳ関
数が帯域制限されていること、あるいは異名現象により
生ずる周波数応答の実際の値からのずれが実用上十分小
さくなるようにＺ変換を行なう際の標本化周期Ｔを定め
る必要があること等の条件がある。

このような条件が満たされた場合、このＳｚ変換によっ
て得られたデジタルシステムのインパルス応答は、アナ
ログ原回路と同一になると言う利に施すと、得られるシ
ステム関数Ｈ（Ｚ）は部分となる。

また、第３図（ｂ）に示すように、この変換はＳＺ変換
の他の例であり、従来のアナログ回路のシミュレーショ
ンで用いられていた微分方程式の後退差分近似と数学的
に同等な変換である。

この場合のシステム関数は変換の単純な置換、Ｓ−（１
−Ｚ−１）／Ｔにより、・・・　　（２）となる。このシステム関数Ｈ（Ｚ）がアナログのＳ関数
を十分な精度で近似するには、第３図（ｂ）から判るよ
うに、Ｔを十分小さくしてＺ＝１の近辺に解析しようと
する周波数範囲を持って来る必要がある。

更に、第３図（ｃンに示すように、この変換はＳＺ変換
の更に別の例であり、双一次変換として知られている。

このシステム関数Ｈ（Ｚ）は、・・・（３）この変換では、前述した第３図（ａ）に示す例のように
異名現象が発生せず、また第３図（ｂ）に示す例のよう
にナイキスト周波数に比し十分短い標本周期を用いる必
要がない等、計算時間を低減できる利点がある。逆に、
この場合の欠点としては、この変換の結果、周波数軸に
歪が発生することがあげられる。これを補償するために
、の変換があらかじめ行なわれる。また、この歪による
インパルス応答はアナログの伝達関数と異なるものにな
るが、標本化周期を短がくすることにより、アナログの
特性に近づけることができる。

次に、第１図における回路網合成ステップｓ３について
説明する。

この合成ステップＳ３は、前述の方法により変換された
Ｚ関数によるシステム関数がら乗算器。

加算器および遅延回路を用いてデジタル回路を合成する
部分であり、以下第４図（ａ）、　　（ｔ））を参照す
る。

第４図（ａ）、（ｂ）はそれぞれ第１図におけるＺ関数
からの回路合成を説明するための回路網合成図である。

第４図（ａ）に示すように、この回路はシステム関数で表わされることが知られている。二つの回路ブロック
１０．１１は遅延回路としてのレジスタ１２と、加算器
１３と、乗算器１４と有する。また、前述したシステム
関数Ｈ（Ｚ）の分子は第１の回路ブロック１０に相当し
、分母は第２の回路ブロック１１に相当する。いずれも
システム関数Ｈ（ｚ）の形から機械的に単純な手順で生
成できる。

また、第４図（ｂ）に示すように、この回路合成部は遅
延レジスタ１２の数を第４図（ａ）に示す例より減少で
きるという利点がある。かかる回路の合成の手順は前例
同様自明であるので省略するが、これら実施例で用いら
れるレジスタ等は有限語長を有する。この語長はシミュ
レーションに必要とされる精度に基づき決定される。本
実施例のようにアナログ部が４ｂｉｔ　　Ａ／Ｄコンバ
ータで量子化されるようなシステムでは、長い語長は不
要であり、例えは８ｂｉｔ程度を用いることができる。

また、精度を要求される場合には、浮動小数点レジスタ
、乗算器、加算器を用いた回路とすることもである。

続いて、第１図における合成回路と原回路のデジタル部
（すなわち、残りのデジタル回路）の結合ステップＳ４
について説明する。

前述したシステム関数Ｈ（Ｚ）から合成されたデジタル
回路と、第２図に示す入力回路のデジタル部との間はＡ
Ｄコンバータによって接続されているが、この結合部は
単なるレジスタに置き換える。また、シミュレーション
に用いられるアナログ信号源３は２変換における標本化
周期Ｔごとに前述の有限語長の数列を出力するワードジ
ェネレータとして表現する。

第５図は第２図に示す入力回路を第３図（ａ）の変換お
よび第４図（ｂ）の合成手法を適用して得られた回路図
である。

第５図に示すように、この回路は８ｂｉｔデジタル回路
として合成し、残りのデジタル部と結合した結果を示し
、全加算器１５〜２２と、第１第２の乗算器２３．２４
と、遅延レジスタ２５と、置換レジスタ２６と、全加算
器２７〜３０と、レジスタ３１と、ワードジェネレータ
３２とを有する。これらの回路は必要な精度を得るため
に十分高速な標本化周期Ｔを発生するクロック発生器３
３によって動作する。この結合部において、ＡＤコンバ
ータ４を置換したレジスタ２６はＡＤコンバータ４の標
本化クロックでデータを保持する。また、シミュレーシ
ョンに必要な入力アナログ信号はワードジェネレータ３
２から供給される。

本回路はこのまま通常の論理シミュレータの入力として
用いることができる。また、ワードジェネレータ３２は
論理シミュレータに与える入力ベクタとして定義するこ
とも可能である。更に、デジタル部との結合部の他の例
としては、２関数から合成された第４図（ａ）、（ｂ）
に示す回路を機能記述言語による記述に変換し、論理シ
ミュレータに与える方法もある。この方法では乗算器等
のハードウェアの回路記述が不要となり、手順がより簡
略化される。

最後に、第１図における論理シミュレーションステップ
Ｓ５について説明する。

この論理シミュレーションでは、上述した回路記述また
は機能記述と、回路記述との両方を入力とする。例えば
、イベントドリブンの手法を用い、通常のデジタル回路
として高速にシミュレーションを行ない結果を得ること
ができる。

〔発明の効果〕

以上説明したように、本発明のアナログデジタル混在回
路のシミュレーション方法は、アナログ部分のＳ関数表
示伝達関数をシミュレーション精度に応じた周期を持つ
サンプリング周期による２関数に変換し、変換されたＺ
関数から加算器１乗算器、遅延回路を用いてＺ関数に対
応するデジタル回路網を合成し、これを残りのデジタル
部に結合して論理シミュレータの入力とすることにより
、イベントドリブン等の高速な論理シミュレーション手
法を生かしてアナログデジタル混在回路のシミュレーシ
ョンを行い、計算コストの低減およびアナログ部分のシ
ミュレーション時間の短縮等の実行時間の短縮、更には
大規模回路への適用を実現できるという効果がある。

（ｂ）を適用して得られた回路図である。

１・・・アナログデジタル（ＡＤ）混在入力回路、２・
・・入力バッファ、３・・・アナログ信号源、４．・・
・４ビツトＡＤ変換部、５・・・レジスタ、６〜９・・
・全加算器、１０．１１・・・ブロック、１２・・・レ
ジスタ、１３・・・加算器、１４・・・乗算器、１５〜
２２・・・加算器、２３．２４・・・乗算器、２５．・
・・遅延レジスタ、２６・・・置換レジスタ、２７〜３
０・・・全加算器、３１・・・レジスタ、３２・・・ワ
ード・ジェオ・レータ、３３・・・クロック配線器。

【図面の簡単な説明】

Claims

【特許請求の範囲】

Ｓ関数で記述されたアナログ回路部の伝達関数をシミュ
レーション精度に応じた周期をもつサンプリング周期に
よるＺ関数に変換する変換部と、変換された前記Ｚ関数
から加算器、乗算器、遅延回路を用いてＺ関数に対応す
るデジタル回路網を合成する合成回路網と、前記合成回
路網および残りのデジタル回路を結合する結合部と、前
記結合部により結合された結果を入力して論理シミュレ
ーションを行なう論理シミュレータとを有することを特
徴とするアナログデジタル混在回路のシミュレーション
方法。