JPH0435930B2 - - Google Patents
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- JPH0435930B2 JPH0435930B2 JP62078878A JP7887887A JPH0435930B2 JP H0435930 B2 JPH0435930 B2 JP H0435930B2 JP 62078878 A JP62078878 A JP 62078878A JP 7887887 A JP7887887 A JP 7887887A JP H0435930 B2 JPH0435930 B2 JP H0435930B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital data
- digital
- waveform
- pulse response
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1066—Mechanical or optical alignment
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明はデジタルアナログ変換器に係り、特に
デジタルオーデイオ信号をアナログ音声信号に変
換する際に用いて好適なデジタルアナログ変換器
に関する。
デジタルオーデイオ信号をアナログ音声信号に変
換する際に用いて好適なデジタルアナログ変換器
に関する。
＜従来技術＞
コンパクトデイスクプレーヤ（CDプレーヤ）
やデジタルテープ録音・再生装置（DAT装置）
ではデジタルで表現された音楽信号をアナログ信
号に変換して出力する必要がある。
やデジタルテープ録音・再生装置（DAT装置）
ではデジタルで表現された音楽信号をアナログ信
号に変換して出力する必要がある。
一般に使用されている音楽再生用のデジタルア
ナログ変換器（DA変換器という）は第３９図に
示すように、サンプリング周期で入力されるデジ
タルデータDTを直流電流IOに変換するデジタ
ル・電流変換部１と、サンプリングパルスPSが発
生する毎に電流IOを電圧SD（第４０図参照）に変
換してホールドする電流・電圧変換器２と、出力
電圧SDを連続した滑めらかなアナログ信号SAに
成形して出力するローパスフイルタ３を有して構
成されている。尚、電流・電圧変換器２における
スイツチSWの可動接点はサンプリングパルスPS
により切り替わり、図示のａ接点状態で積分器を
構成して電流IOに応じた電圧SDを発生し、又ｂ接
点状態ではホールド回路を構成して該電圧を保持
する。
ナログ変換器（DA変換器という）は第３９図に
示すように、サンプリング周期で入力されるデジ
タルデータDTを直流電流IOに変換するデジタ
ル・電流変換部１と、サンプリングパルスPSが発
生する毎に電流IOを電圧SD（第４０図参照）に変
換してホールドする電流・電圧変換器２と、出力
電圧SDを連続した滑めらかなアナログ信号SAに
成形して出力するローパスフイルタ３を有して構
成されている。尚、電流・電圧変換器２における
スイツチSWの可動接点はサンプリングパルスPS
により切り替わり、図示のａ接点状態で積分器を
構成して電流IOに応じた電圧SDを発生し、又ｂ接
点状態ではホールド回路を構成して該電圧を保持
する。
＜発明が解決しようとする問題点＞
かかる音楽再生用のDA変換器で最も問題とな
るのはデジタルデータを電流値に変換する変換精
度とその変換スピード及びローパスフイルタによ
る位相歪である。
るのはデジタルデータを電流値に変換する変換精
度とその変換スピード及びローパスフイルタによ
る位相歪である。
このうち、変換精度と変換スピードはLSIのハ
イスピード化とトリミング技術の進歩により向上
し問題はない。しかし、ローパスフイルタによる
位相歪に対してはデジタルフイルタの採用により
軽減できるとはいうものの、構成上存在する以上
これを無くすことができない。
イスピード化とトリミング技術の進歩により向上
し問題はない。しかし、ローパスフイルタによる
位相歪に対してはデジタルフイルタの採用により
軽減できるとはいうものの、構成上存在する以上
これを無くすことができない。
第４１図は位相歪の説明図であり、第４１図ａ
は原オーデイオ信号波形５ａと、1KHz成分波形
５ｂと、8KHz成分波形５ｃを示し、第４１図ｂ
はローパスフイルタ３（第３９図）から出力され
るオーデイオ信号波形６ａと、1KHz成分波形６
ｂと、8KHz成分波形６ｃを示している。この波
形図からわかるように8KHz成分の位相の遅れが
存在するため出力オーデイオ信号６ａは原オーデ
イオ信号５ａに比べて異なつたものとなり、特に
高周波においての位相歪は大きく、ローパスの存
在は多大の音質劣化をを招来する。
は原オーデイオ信号波形５ａと、1KHz成分波形
５ｂと、8KHz成分波形５ｃを示し、第４１図ｂ
はローパスフイルタ３（第３９図）から出力され
るオーデイオ信号波形６ａと、1KHz成分波形６
ｂと、8KHz成分波形６ｃを示している。この波
形図からわかるように8KHz成分の位相の遅れが
存在するため出力オーデイオ信号６ａは原オーデ
イオ信号５ａに比べて異なつたものとなり、特に
高周波においての位相歪は大きく、ローパスの存
在は多大の音質劣化をを招来する。
又、パルス状信号が入力された時のローパスフ
イルタ出力は第４２図に示すように立ち上がり部
７ａで緩慢になると共にエンベロープ部７ｂ及び
立ち下がり部７ｃで振動が発生する。このため、
インパルス的な変化の多い音楽信号が入力される
と音質が大きく変化し、時としてリズム感まで異
なつてしまう。
イルタ出力は第４２図に示すように立ち上がり部
７ａで緩慢になると共にエンベロープ部７ｂ及び
立ち下がり部７ｃで振動が発生する。このため、
インパルス的な変化の多い音楽信号が入力される
と音質が大きく変化し、時としてリズム感まで異
なつてしまう。
以上から、本発明の目的はローパスフイルタを
除去できる新型のDA変換器を提供することであ
る。
除去できる新型のDA変換器を提供することであ
る。
本発明の別の目的は位相歪の無い連続アナログ
信号を発生することができるDA変換器を提供す
ることである。
信号を発生することができるDA変換器を提供す
ることである。
＜問題点を解決するための手段＞
第１図は本発明の概略説明図である。
１１は所定時間間隔でデジタルデータを発生す
るデジタル信号発生部、１２は単位パルス応答信
号発生器、１３はデジタル信号発生部と単位パル
ス応答信号発生器に接続された乗算部、１４は乗
算部から出力される複数の信号を合成してアナロ
グ信号SAを出力する合成部である。
るデジタル信号発生部、１２は単位パルス応答信
号発生器、１３はデジタル信号発生部と単位パル
ス応答信号発生器に接続された乗算部、１４は乗
算部から出力される複数の信号を合成してアナロ
グ信号SAを出力する合成部である。
＜作 用＞
単位パルス応答信号発生器１２から単位パルス
応答信号を所定時間毎に順次発生すると共に、デ
ジタル信号発生部１１から前記所定時間毎にデジ
タルデータDTを発生し、乗算部１３である時刻
において発生する単位パルス応答信号に前記所定
のデジタル値を乗算し、該乗算部より出力される
前記デジタルデータが乗算された各単位パルス応
答信号を合成してアナログ信号SAを出力する。
応答信号を所定時間毎に順次発生すると共に、デ
ジタル信号発生部１１から前記所定時間毎にデジ
タルデータDTを発生し、乗算部１３である時刻
において発生する単位パルス応答信号に前記所定
のデジタル値を乗算し、該乗算部より出力される
前記デジタルデータが乗算された各単位パルス応
答信号を合成してアナログ信号SAを出力する。
＜実施例＞
第２図に示すように時間軸を所定時間ΔT毎に
区分し、各タイムスロツトTK（…T-4，T-3，
T-2，T-1，T0，T1，T2，T3，T4，…）におけ
る離散時間信号値（デジタル値）を第３図に示す
ようにVKとすれば離散時間信号RTSに対する連
続時間信号は、時々刻々と入力されるデジタルデ
ータVKによつて重み付けされたパルス応答信号
（たとえば２次スプライン信号）を時間軸に沿つ
て重ね合わせることによつて得られる。
区分し、各タイムスロツトTK（…T-4，T-3，
T-2，T-1，T0，T1，T2，T3，T4，…）におけ
る離散時間信号値（デジタル値）を第３図に示す
ようにVKとすれば離散時間信号RTSに対する連
続時間信号は、時々刻々と入力されるデジタルデ
ータVKによつて重み付けされたパルス応答信号
（たとえば２次スプライン信号）を時間軸に沿つ
て重ね合わせることによつて得られる。
第４ａはタイムスロツトTOにおける単位パル
ス信号であり、第４ｂは単位パルス信号に対する
単位パルス応答信号波形で、１実施例としての信
号波形（２次スプライン信号波形）である。尚、
注目すべきは単位パルス応答信号は時間軸上−∞
から＋∞迄全区間に渡つて存在し、かつ時刻がタ
イムスロツトTOから−∞あるいは＋∞に向かう
に従つて急激に減衰する点である。
ス信号であり、第４ｂは単位パルス信号に対する
単位パルス応答信号波形で、１実施例としての信
号波形（２次スプライン信号波形）である。尚、
注目すべきは単位パルス応答信号は時間軸上−∞
から＋∞迄全区間に渡つて存在し、かつ時刻がタ
イムスロツトTOから−∞あるいは＋∞に向かう
に従つて急激に減衰する点である。
以上から、第３図に示す離散時間信号RTSの
うちタイムスロツトT-1，T0，T1におけるデジ
タルデータV-1，V0，V1のみに着目すると、各
デジタルデータV-1，V0，V1に対するパルス応
答信号SP-1，SP0，SP1は第５図の点線、実線、
一点鎖線で示すようになるから、これらを古いタ
イムスロツトTKから時間ΔT毎に順に（ｋ＝−
∞、…−２、−１、０、１、２、…∞）合成して
出力することにより３つのデジタルデータV-1，
V0，V1に対する連続時間信号が得られる。尚、
第５図における各パルス応答信号SP-1，SP0，
SP1はそれぞれ単位パルス応答信号（第４ｂ参
照）をV-1，V0，V1倍したものである。
うちタイムスロツトT-1，T0，T1におけるデジ
タルデータV-1，V0，V1のみに着目すると、各
デジタルデータV-1，V0，V1に対するパルス応
答信号SP-1，SP0，SP1は第５図の点線、実線、
一点鎖線で示すようになるから、これらを古いタ
イムスロツトTKから時間ΔT毎に順に（ｋ＝−
∞、…−２、−１、０、１、２、…∞）合成して
出力することにより３つのデジタルデータV-1，
V0，V1に対する連続時間信号が得られる。尚、
第５図における各パルス応答信号SP-1，SP0，
SP1はそれぞれ単位パルス応答信号（第４ｂ参
照）をV-1，V0，V1倍したものである。
以上はデジタルデータが３つの場合であるが、
全タイムスロツトにおけるデジタルデータを考慮
する場合も同様に連続時間信号が得られる。尚、
パルス応答信号が急激に減衰することを考えると
各タイムスロツトで合成すべきパルス応答信号は
高々９個程度で十分である。すなわち、現時刻の
タイムスロツトをTKとすれば、タイムスロツト
TK-4〜TK+4における９つのデジタルデータに対
するパルス応答信号を合成すればTKにおいて十
分に精度のよい連続時間信号が得られる。
全タイムスロツトにおけるデジタルデータを考慮
する場合も同様に連続時間信号が得られる。尚、
パルス応答信号が急激に減衰することを考えると
各タイムスロツトで合成すべきパルス応答信号は
高々９個程度で十分である。すなわち、現時刻の
タイムスロツトをTKとすれば、タイムスロツト
TK-4〜TK+4における９つのデジタルデータに対
するパルス応答信号を合成すればTKにおいて十
分に精度のよい連続時間信号が得られる。
第６図は本発明にかかるデジタルアナログ変換
器のブロツク図であり、１チヤンネル分（たとえ
ばＬ−チヤンネル）を示している。図中、１１は
デジタル信号発生部、１２は単位パルス応答信号
発生器、１３はデジタル信号発生部と単位パルス
応答信号発生器に接続された乗算部、１４は乗算
部から出力される複数の信号を合成してアナログ
信号SAを出力する合成部である。
器のブロツク図であり、１チヤンネル分（たとえ
ばＬ−チヤンネル）を示している。図中、１１は
デジタル信号発生部、１２は単位パルス応答信号
発生器、１３はデジタル信号発生部と単位パルス
応答信号発生器に接続された乗算部、１４は乗算
部から出力される複数の信号を合成してアナログ
信号SAを出力する合成部である。
デジタル信号発生部１１は各種クロツク信号を
発生すると共に、所定時間（サンプリング時間）
ΔT間隔でデジタルデータVK（第３図参照）を発
生するデータ出力部１１ａと、ｎ段（第６図では
９段）のシフトレジスタ部１１ｂとｎ段のラツチ
部１１ｃで構成されている。シフトレジスタ部１
１ｂはデジタルデータを16ビツトとすれば各段に
ビツトシリアルにデータをシフトする16ビツトの
シフトレジスタ１１b-4〜１１b4を有し、ラツチ
部１１ｃは各段に16ビツトのラツチ回路１１c-4
〜１１c4を有している。データ出力部１１ａはサ
ンプリング時間間隔でデジタルデータ（Ｌ−チヤ
ンネルデータ）DTLをビツトシリアルに順次デ
ータ線lDに出力すると共に、ビツトクロツク信号
BCLKに同期して所定のタイミングでシフトクロ
ツクBCLKLを発生して各段のシフトレジスタ１
１bKに記憶されているデジタルデータを順次次段
のシフトレジスタ１１bK-1に転送させ、転送後ラ
ツチクロツクLCLKを発生して各段のシフトレジ
スタ１１bKの内容を対応するラツチ回路１１cKに
ラツチさせる。尚、現タイムスロツトをTO（第３
図参照）とすれば、データ出力部１１ａから４サ
ンプリング時間後のタイムスロツトT4における
デジタルデータV4が出力されるようになつてい
る。
発生すると共に、所定時間（サンプリング時間）
ΔT間隔でデジタルデータVK（第３図参照）を発
生するデータ出力部１１ａと、ｎ段（第６図では
９段）のシフトレジスタ部１１ｂとｎ段のラツチ
部１１ｃで構成されている。シフトレジスタ部１
１ｂはデジタルデータを16ビツトとすれば各段に
ビツトシリアルにデータをシフトする16ビツトの
シフトレジスタ１１b-4〜１１b4を有し、ラツチ
部１１ｃは各段に16ビツトのラツチ回路１１c-4
〜１１c4を有している。データ出力部１１ａはサ
ンプリング時間間隔でデジタルデータ（Ｌ−チヤ
ンネルデータ）DTLをビツトシリアルに順次デ
ータ線lDに出力すると共に、ビツトクロツク信号
BCLKに同期して所定のタイミングでシフトクロ
ツクBCLKLを発生して各段のシフトレジスタ１
１bKに記憶されているデジタルデータを順次次段
のシフトレジスタ１１bK-1に転送させ、転送後ラ
ツチクロツクLCLKを発生して各段のシフトレジ
スタ１１bKの内容を対応するラツチ回路１１cKに
ラツチさせる。尚、現タイムスロツトをTO（第３
図参照）とすれば、データ出力部１１ａから４サ
ンプリング時間後のタイムスロツトT4における
デジタルデータV4が出力されるようになつてい
る。
従つて、現タイムスロツトをTOとすれば、シ
フトレジスタ１１b-4及びラツチ回路１１c-4には
デジタルデータV-4が記憶され、シフトレジスタ
１１b-3及びラツチ回路１１c-3にはデジタルデー
タV-3が記憶され、以下同様にシフトレジスタ１
１b4及びラツチ回路１１c4にはデジタルデータ
V4が記憶される。
フトレジスタ１１b-4及びラツチ回路１１c-4には
デジタルデータV-4が記憶され、シフトレジスタ
１１b-3及びラツチ回路１１c-3にはデジタルデー
タV-3が記憶され、以下同様にシフトレジスタ１
１b4及びラツチ回路１１c4にはデジタルデータ
V4が記憶される。
単位パルス応答信号発生器１２は単位パルス応
答信号である第４図ｂに示したスプライン信号を
発生するものであり、サンプリング時間である
ΔT間隔で単位パルス応答信号波形を分割しｎ個
（たとえば９個）の部分波形信号S-4，S-3，S-2，
S-1，S0，S1，S2，S3，S4（第４ｂ参照）をそれぞ
れサンプリング時間ΔT毎に繰り返し発生する部
分波形発生器１２K（ｋ＝−４，−３，…４）を有
している。
答信号である第４図ｂに示したスプライン信号を
発生するものであり、サンプリング時間である
ΔT間隔で単位パルス応答信号波形を分割しｎ個
（たとえば９個）の部分波形信号S-4，S-3，S-2，
S-1，S0，S1，S2，S3，S4（第４ｂ参照）をそれぞ
れサンプリング時間ΔT毎に繰り返し発生する部
分波形発生器１２K（ｋ＝−４，−３，…４）を有
している。
第７図ａは部分波形発生器１２-1から発生され
る信号波形図であり、部分波形S-1の繰り返し波
形となつている。又、第７図ｂは部分波形発生器
１２Oから発生される信号波形図であり、部分波
形SOの繰り返し波形となつている。第７図ｃは部
分波形発生器１２1から発生される信号波形図で
あり、部分波形S1の繰り返し波形となつている。
る信号波形図であり、部分波形S-1の繰り返し波
形となつている。又、第７図ｂは部分波形発生器
１２Oから発生される信号波形図であり、部分波
形SOの繰り返し波形となつている。第７図ｃは部
分波形発生器１２1から発生される信号波形図で
あり、部分波形S1の繰り返し波形となつている。
以上から、単位パルス応答信号発生器１２はサ
ンプリング時間ΔT毎に部分波形SK（ｋ＝−４〜
４）、換言すれば単位パルス応答信号SPを発生し
て乗算部１３に入力する。尚、９つの部分波形
SK（ｋ＝−４〜４）を用い、それ以外の他の部分
波形を用いない理由は他の部分では単位応答信号
が急激に減衰しては略ゼロとなり、無視できるか
らである。
ンプリング時間ΔT毎に部分波形SK（ｋ＝−４〜
４）、換言すれば単位パルス応答信号SPを発生し
て乗算部１３に入力する。尚、９つの部分波形
SK（ｋ＝−４〜４）を用い、それ以外の他の部分
波形を用いない理由は他の部分では単位応答信号
が急激に減衰しては略ゼロとなり、無視できるか
らである。
乗算部１３はｎ個（第６図では９個）の乗算型
DA変換器（単に乗算回路という）１３-4〜１３4
を有し、乗算回路１３-4はラツチ回路１１c-4に
記憶されたデジタルデータと部分波形S-4とを乗
算してアナログ信号M-4を出力し、乗算回路１３
-3はラツチ回路１１c-3に記憶されたデジタルデ
ータと部分波形S-3とを乗算してアナログ信号
M-3を出力し、以下同様に各乗算回路１３Kはラ
ツチ回路１１cKに記憶されたデジタルデータと部
分波形SKを乗算してアナログ信号MKを出力する。
従つて、現タイムスロツトをTOとすれば、各シ
フトレジスタ１１bK及びラツチ回路１１cKにはデ
ジタルデータVKが記憶されているから、各乗算
回路１３KからMK＝SK・VK（ｋ＝−４、−３、…
３、４）で示されるアナログ信号がそれぞれ出力
される。
DA変換器（単に乗算回路という）１３-4〜１３4
を有し、乗算回路１３-4はラツチ回路１１c-4に
記憶されたデジタルデータと部分波形S-4とを乗
算してアナログ信号M-4を出力し、乗算回路１３
-3はラツチ回路１１c-3に記憶されたデジタルデ
ータと部分波形S-3とを乗算してアナログ信号
M-3を出力し、以下同様に各乗算回路１３Kはラ
ツチ回路１１cKに記憶されたデジタルデータと部
分波形SKを乗算してアナログ信号MKを出力する。
従つて、現タイムスロツトをTOとすれば、各シ
フトレジスタ１１bK及びラツチ回路１１cKにはデ
ジタルデータVKが記憶されているから、各乗算
回路１３KからMK＝SK・VK（ｋ＝−４、−３、…
３、４）で示されるアナログ信号がそれぞれ出力
される。
合成部１４は周知のアナログ加算器の構成を有
し、各乗算回路１３-4〜１３4から出力されるア
ナログ信号MK（＝SK・RK）を合成して出力する。
し、各乗算回路１３-4〜１３4から出力されるア
ナログ信号MK（＝SK・RK）を合成して出力する。
従つて、タイムスロツトTOにおいて合成部１
４から出力されるアナログ信号（連続時間信号）
SAは、該タイムスロツトにおけるデジタルデー
タVOと部分波形信号SOとを乗算した信号（この
信号は第５図のタイムスロツトTOにおける実線
部分MOに対応する）と、タイムスロツトT-1に
おけるデジタルデータV-1と部分信号S-1とを乗
算した信号（第５図のタイムスロツトTOにおけ
る点線部分M-1に対応する）と、タイムスロツト
T1におけるデジタルデーダV1と部分信号S1とを
乗算した信号（第５図のタイムスロツトTOにお
ける一点鎖線部分M1に対応する）等の合成信号
となる。
４から出力されるアナログ信号（連続時間信号）
SAは、該タイムスロツトにおけるデジタルデー
タVOと部分波形信号SOとを乗算した信号（この
信号は第５図のタイムスロツトTOにおける実線
部分MOに対応する）と、タイムスロツトT-1に
おけるデジタルデータV-1と部分信号S-1とを乗
算した信号（第５図のタイムスロツトTOにおけ
る点線部分M-1に対応する）と、タイムスロツト
T1におけるデジタルデーダV1と部分信号S1とを
乗算した信号（第５図のタイムスロツトTOにお
ける一点鎖線部分M1に対応する）等の合成信号
となる。
第８図は連続時間信号である原アナログ信号
SORと、原アナログ信号SORをサンプリング時間
ΔT毎にデジタル化した離散時間信号RTSと、第
６図に示す乗算回路１３-1から出力されるアナロ
グ信号M-1と、乗算回路１３Oから出力されるア
ナログ信号MOと、乗算回路１３1から出力される
アナログ信号M1と、合成部１４から出力される
合成信号SAの波形図である。
SORと、原アナログ信号SORをサンプリング時間
ΔT毎にデジタル化した離散時間信号RTSと、第
６図に示す乗算回路１３-1から出力されるアナロ
グ信号M-1と、乗算回路１３Oから出力されるア
ナログ信号MOと、乗算回路１３1から出力される
アナログ信号M1と、合成部１４から出力される
合成信号SAの波形図である。
以上が本発明にかかるデジタルアナログ変換器
の概略説明である。
の概略説明である。
以後、第６図における各部の詳細を説明をす
る。
る。
第９図は単位パルス応答信号発生器１２におけ
る各部分波形発生器１２Kのブロツク図である。
この部分波形発生器は第７図に示すようにサンプ
リング時間ΔT毎に繰り返しデジタル的に単位パ
ルス応答信号の部分波形SK（ｋ＝−４、−３、…
３、４）を発生するようになつている。すなわ
ち、カウンタ２１はサンプリング周期で発生する
リセツトパルスCCLKにより計数値をクリアされ
ると共に、周波数ａ・fS（fSはサンプリング周波
数）のビツトクロツク信号BCLKPを計数して次
段のROM２２のアドレス信号ASを発生する。
る各部分波形発生器１２Kのブロツク図である。
この部分波形発生器は第７図に示すようにサンプ
リング時間ΔT毎に繰り返しデジタル的に単位パ
ルス応答信号の部分波形SK（ｋ＝−４、−３、…
３、４）を発生するようになつている。すなわ
ち、カウンタ２１はサンプリング周期で発生する
リセツトパルスCCLKにより計数値をクリアされ
ると共に、周波数ａ・fS（fSはサンプリング周波
数）のビツトクロツク信号BCLKPを計数して次
段のROM２２のアドレス信号ASを発生する。
ROM２２には時間１／ａ・fS）の間隔でデジ
タル化した部分波形SKのデジタル値がアドレス
順に連続して記憶されているからカウンタ２１か
ら出力されるアドレス信号ASが指示する記憶域
から順次デジタルデータを読み取つて出力すれば
離散的な部分波形SKが得られ、ａを大きくする
程精度の良い部分波形信号SKが得られる。尚、
ａは40以上で十分であり、この場合にはビツトク
ロツクBCLKPとして通常のビツトクロツクが使
用できる。
タル化した部分波形SKのデジタル値がアドレス
順に連続して記憶されているからカウンタ２１か
ら出力されるアドレス信号ASが指示する記憶域
から順次デジタルデータを読み取つて出力すれば
離散的な部分波形SKが得られ、ａを大きくする
程精度の良い部分波形信号SKが得られる。尚、
ａは40以上で十分であり、この場合にはビツトク
ロツクBCLKPとして通常のビツトクロツクが使
用できる。
ROM２２から出力されるデジタルデータは一
旦ラツチ回路２３によりラツチされ、ここで安定
化された後DA変換器２４に入力されてデジタル
値に比例した大きさを有する電流IOに変換、出力
される。尚、カウンタ２１の伝達スピード及び
ROM２２のリードタイムが速い場合にはラツチ
回路２３は不要となる。
旦ラツチ回路２３によりラツチされ、ここで安定
化された後DA変換器２４に入力されてデジタル
値に比例した大きさを有する電流IOに変換、出力
される。尚、カウンタ２１の伝達スピード及び
ROM２２のリードタイムが速い場合にはラツチ
回路２３は不要となる。
DA変換器２４から出力された電流IOは電流・
電圧変換器（IV変換器）２５により電流値に比
例した電圧信号に変換され、ついでローパスフイ
ルタ２６で滑めらかな連続アナログ信号とされ、
最後にバツフアアンプ２７により送り出しインピ
ーダンスを小さくされた状態で部分波形信号SK
となつて第６図に示した所定の乗算回路１３Kに
出力される。尚、バツフアアンプ２７はローパス
フイルタ２６の出力インピーダンスが小さい場合
には不要である。又、部分波形信号SKは結果と
して必要とされる波形になれば良いのでローパス
フイルタ２６での位相歪は問題ではない。換言す
れば、ローパスフイルタ２６で波形が“なまる”
分ROM２２に記憶するデジタルデータを補正す
ればよい。
電圧変換器（IV変換器）２５により電流値に比
例した電圧信号に変換され、ついでローパスフイ
ルタ２６で滑めらかな連続アナログ信号とされ、
最後にバツフアアンプ２７により送り出しインピ
ーダンスを小さくされた状態で部分波形信号SK
となつて第６図に示した所定の乗算回路１３Kに
出力される。尚、バツフアアンプ２７はローパス
フイルタ２６の出力インピーダンスが小さい場合
には不要である。又、部分波形信号SKは結果と
して必要とされる波形になれば良いのでローパス
フイルタ２６での位相歪は問題ではない。換言す
れば、ローパスフイルタ２６で波形が“なまる”
分ROM２２に記憶するデジタルデータを補正す
ればよい。
この部分波形発生器１２Kにおいてはカウンタ
２１〜DA変換器２４はICで構成されるが、その
扱うビツト数が大きい程より滑めらかな部分波形
信号が得られる（８ビツトで十分である）。又、
カウンタ２１の出力QA〜QXXはサンプリング周期
TS（＝ΔT＝１／fS）毎に同一時点で等しいデジタ
ルデータをROM２２から出力しなければならな
いから、カウンタ２１及びその出力はサンプリン
グ周期で発生するリセツトパルスCCLK（できる
だけ短い方が好ましい）によりクリアされる。
２１〜DA変換器２４はICで構成されるが、その
扱うビツト数が大きい程より滑めらかな部分波形
信号が得られる（８ビツトで十分である）。又、
カウンタ２１の出力QA〜QXXはサンプリング周期
TS（＝ΔT＝１／fS）毎に同一時点で等しいデジタ
ルデータをROM２２から出力しなければならな
いから、カウンタ２１及びその出力はサンプリン
グ周期で発生するリセツトパルスCCLK（できる
だけ短い方が好ましい）によりクリアされる。
第１０図は８ビツト構成の部分波形信号発生器
の実際の回路図であり、第９図と同一部分には同
一符号を付している。第１０図において第９図と
異なる点はアンドゲート３１、アドレスシフト部
３２が設けられている点である。
の実際の回路図であり、第９図と同一部分には同
一符号を付している。第１０図において第９図と
異なる点はアンドゲート３１、アドレスシフト部
３２が設けられている点である。
さて、ラツチ回路２３はROM２２から出力さ
れるデータを安定してからホールドする必要があ
る。このためアンドゲート３１は周波数ａ・fS
（ａ＝64）のビツトクロツク信号BCLKPと周波数
２・ａ・fSのクロツク信号BCLKP′（デジタルオ
ーデイオ機器の場合には用意されている）の論理
積をとつてラツチクロツク信号LCLKPを発生す
る。
れるデータを安定してからホールドする必要があ
る。このためアンドゲート３１は周波数ａ・fS
（ａ＝64）のビツトクロツク信号BCLKPと周波数
２・ａ・fSのクロツク信号BCLKP′（デジタルオ
ーデイオ機器の場合には用意されている）の論理
積をとつてラツチクロツク信号LCLKPを発生す
る。
ところで、必要なＳ／Ｎ比を得るためには９種
類の部分波形信号S-4，S-3，…，S0，…，S3，S4
を発生すれば十分であるが、各部分波形信号毎に
９種類のROMを作成するのではマスク・コスト
が高くつき、しかも書き込み時間が相当長く掛か
り好ましくない。そこで、１つのROM２２を所
定アドレス数単位で（ａ＝64であれば64アドレス
単位で）最低９つの記憶域に区分し、各記憶域に
部分波形信号SK（ｋ＝−４〜４）発生用のデジタ
ルデータを記憶するようにしている。この場合、
カウンタ２１からは１〜64のアドレス信号しか発
生できないから、アドレスシフト部３２のスイツ
チSW１〜SW４をオン／オフ設定してアドレス
をプルアツプあるいはプルダウンして９種類の各
記憶域にアクセスできるように構成している。
類の部分波形信号S-4，S-3，…，S0，…，S3，S4
を発生すれば十分であるが、各部分波形信号毎に
９種類のROMを作成するのではマスク・コスト
が高くつき、しかも書き込み時間が相当長く掛か
り好ましくない。そこで、１つのROM２２を所
定アドレス数単位で（ａ＝64であれば64アドレス
単位で）最低９つの記憶域に区分し、各記憶域に
部分波形信号SK（ｋ＝−４〜４）発生用のデジタ
ルデータを記憶するようにしている。この場合、
カウンタ２１からは１〜64のアドレス信号しか発
生できないから、アドレスシフト部３２のスイツ
チSW１〜SW４をオン／オフ設定してアドレス
をプルアツプあるいはプルダウンして９種類の各
記憶域にアクセスできるように構成している。
この第１０図に示す部分波形信号SKの最大出
力SKMAXは次式 SKMAX＝（VDC／R1）・（254／256）・RL ……(1) で与えられ、DA変換器２４におけるリフアレン
ス電圧VDC及び電流制御抵抗R1並びに電流・電圧
変換器２５のフイードバツク抵抗RLに依存する。
そして、部分波形信号SKは第６図に関連して説
明したように乗算部１３の乗算回路（乗算型DA
変換器）１３KのVREFに供給されて該乗算回路の
出力値を決定する。従つて、合成部１４から出力
されるアナログ信号SAのレベルは電圧VDC、抵抗
R1，RLを調整することにより制御できるといえ
る。第１１図乃至第１７図は本発明にかかるデジ
タルアナログ変換器の出力であるアナログ信号
SA（第６図参照）のレベルコントロール回路の実
施例である。
力SKMAXは次式 SKMAX＝（VDC／R1）・（254／256）・RL ……(1) で与えられ、DA変換器２４におけるリフアレン
ス電圧VDC及び電流制御抵抗R1並びに電流・電圧
変換器２５のフイードバツク抵抗RLに依存する。
そして、部分波形信号SKは第６図に関連して説
明したように乗算部１３の乗算回路（乗算型DA
変換器）１３KのVREFに供給されて該乗算回路の
出力値を決定する。従つて、合成部１４から出力
されるアナログ信号SAのレベルは電圧VDC、抵抗
R1，RLを調整することにより制御できるといえ
る。第１１図乃至第１７図は本発明にかかるデジ
タルアナログ変換器の出力であるアナログ信号
SA（第６図参照）のレベルコントロール回路の実
施例である。
第１１図はDA変換器２４の電流値を調整する
抵抗R1，R2の抵抗値は２連ボリユームで可変可
能としてアナログ信号レベルを制御するもの、第
１２図は電流・電圧変換器２５におけるフイード
バツク抵抗RL，RL′の抵抗値を２連ボリユーム
で可変可能としてアナログ信号レベルを制御する
もの、第１３図及び第１４図はローパスフイルタ
２６における抵抗Ｒ３，Ｒ４を可変にして分圧比
を変えてアナログ信号レベルを制御するもの、第
１５図乃至第１７図はDA変換器２４のリフアレ
ンス電圧VDCを制御するものである。尚、第１５
図、第１６図においてBTはバツテリー、VRは
出力電圧調整用のボリユーム、Ｃはコンデンサ、
OPCは差動アンプ、TRはトランジスタである。
又、第１７図は定電圧電源構成のレベルコントロ
ール回路であり、可変抵抗VR１，VR２を調整
することにより出力電圧VDCをコントロールでき
るようになつている。尚、VRは基準電圧源、
DFAは差動アンプ、Rfは帰還抵抗、TRは可変抵
抗器VR１，VR２で設定した直流電圧VDCが出力
されるように導通度が制御されるトランジスタで
ある。
抵抗R1，R2の抵抗値は２連ボリユームで可変可
能としてアナログ信号レベルを制御するもの、第
１２図は電流・電圧変換器２５におけるフイード
バツク抵抗RL，RL′の抵抗値を２連ボリユーム
で可変可能としてアナログ信号レベルを制御する
もの、第１３図及び第１４図はローパスフイルタ
２６における抵抗Ｒ３，Ｒ４を可変にして分圧比
を変えてアナログ信号レベルを制御するもの、第
１５図乃至第１７図はDA変換器２４のリフアレ
ンス電圧VDCを制御するものである。尚、第１５
図、第１６図においてBTはバツテリー、VRは
出力電圧調整用のボリユーム、Ｃはコンデンサ、
OPCは差動アンプ、TRはトランジスタである。
又、第１７図は定電圧電源構成のレベルコントロ
ール回路であり、可変抵抗VR１，VR２を調整
することにより出力電圧VDCをコントロールでき
るようになつている。尚、VRは基準電圧源、
DFAは差動アンプ、Rfは帰還抵抗、TRは可変抵
抗器VR１，VR２で設定した直流電圧VDCが出力
されるように導通度が制御されるトランジスタで
ある。
これら第１１図乃至第１７図におけるレベルコ
ントロール回路によれば、直接アナログ信号がボ
リユームを通過することがなく、しかもデジタル
信号のビツト落ちもないので歪なくアナログ出力
レベルを変化させることができる。
ントロール回路によれば、直接アナログ信号がボ
リユームを通過することがなく、しかもデジタル
信号のビツト落ちもないので歪なくアナログ出力
レベルを変化させることができる。
第１８図はローパスフイルタ２６（第１０図参
照）が存在しない場合において、部分波形信号
SK（ｋ＝−４〜４）を発生するためにROM２２
に記憶されるデジタルデータの計算式説明図表で
ある。ただし、ｔは０≦ｔ＜１を満足する数値で
あり、ｔ／ａステツプで、換言すればｔをｔ／
ａ，２・ｔ／ａ，３・ｔ／ａ，…（ａ−１）・
ｔ／ａ，ｔとした時に各式から計算されるデジタ
ル値が順次ROM２２の９種類の記憶域に記憶さ
れる。
照）が存在しない場合において、部分波形信号
SK（ｋ＝−４〜４）を発生するためにROM２２
に記憶されるデジタルデータの計算式説明図表で
ある。ただし、ｔは０≦ｔ＜１を満足する数値で
あり、ｔ／ａステツプで、換言すればｔをｔ／
ａ，２・ｔ／ａ，３・ｔ／ａ，…（ａ−１）・
ｔ／ａ，ｔとした時に各式から計算されるデジタ
ル値が順次ROM２２の９種類の記憶域に記憶さ
れる。
ところで、第１８図における図表から分かるよ
うに各SK（ｋ＝−４〜４）の重み付けにおいて大
きな差があり、S-4，S-3，S3，S4の計数はS0，
S1，S-1の係数に比べて非常に小さい。このため、
第１８図の図表で示す計算式に基づいて８ビツト
精度で部分波形信号SKのデジタルデータを作成
すると、S-4，S-3，S3，S4において正確な部分信
号波形を生成することができなくなる。従つて、
本発明ではROM２２に記憶されるデジタル値が
−128〜＋128の範囲内に入るような倍数AKを求
め、各計算式で与えられるデジタル値をAK倍し
てROM２２に記憶するようにしている。尚、
AK・SK(t)をSK ROM(t)と表現するとSK ROM（ｋ＝
−４〜４）とSKの関係は第１９図に示すように
なる。
うに各SK（ｋ＝−４〜４）の重み付けにおいて大
きな差があり、S-4，S-3，S3，S4の計数はS0，
S1，S-1の係数に比べて非常に小さい。このため、
第１８図の図表で示す計算式に基づいて８ビツト
精度で部分波形信号SKのデジタルデータを作成
すると、S-4，S-3，S3，S4において正確な部分信
号波形を生成することができなくなる。従つて、
本発明ではROM２２に記憶されるデジタル値が
−128〜＋128の範囲内に入るような倍数AKを求
め、各計算式で与えられるデジタル値をAK倍し
てROM２２に記憶するようにしている。尚、
AK・SK(t)をSK ROM(t)と表現するとSK ROM（ｋ＝
−４〜４）とSKの関係は第１９図に示すように
なる。
このように第１９図の図表において示した計算
式に基づいてROMに記憶するデジタル値を決定
すれば、当然のことながら後で１／AKに除算し
なければならない。この除算方法の１つは、ロー
パスフイルタ２６（第１０図参照）における抵抗
R3，R4の値（r3K，r4K）を調整して SK(t)＝r4K・SK ROM(t)／（r3K＋r4K） (2) により行うものである。ただし、 １／AK＝r4K／（r3K＋r4K） (3) である。尚、ローパスフイルタ２６が無い場合に
は抵抗R3，R4を挿入する。この方法では、(2)式
で示すように重み付けはできるがSKの値が非常
に小さなものとなり、伝送系あるいは乗算回路１
３K（第６図参照）のシステム系ノイズの影響を
受けてＳ／Ｎ比の劣化が予想させる。
式に基づいてROMに記憶するデジタル値を決定
すれば、当然のことながら後で１／AKに除算し
なければならない。この除算方法の１つは、ロー
パスフイルタ２６（第１０図参照）における抵抗
R3，R4の値（r3K，r4K）を調整して SK(t)＝r4K・SK ROM(t)／（r3K＋r4K） (2) により行うものである。ただし、 １／AK＝r4K／（r3K＋r4K） (3) である。尚、ローパスフイルタ２６が無い場合に
は抵抗R3，R4を挿入する。この方法では、(2)式
で示すように重み付けはできるがSKの値が非常
に小さなものとなり、伝送系あるいは乗算回路１
３K（第６図参照）のシステム系ノイズの影響を
受けてＳ／Ｎ比の劣化が予想させる。
伝送系のノイズ並びに乗算回路におけるノイズ
や相互レベル偏差を容認できる場合にはこの抵抗
値調整により１／AKを行う。第２０図は上記の
抵抗値調整により１／AKして得られた部分波形
信号SKを用いてアナログ出力SAを発生する場合
の各部関係図であり、１１Kは第６図におけるシ
フトレジスタ１１bKとラツチ回路１１cKの両機能
を備えたラツチ付きシフトレジスタ、１３Kはデ
ジタルデータVKと部分波形信号SKを乗算すると
共に乗算結果に比例した値のアナログ出力（アナ
ログ電流）MKを出力する乗算型DA変換器（乗
算回路）、１４は合成部であり、帰還抵抗R5の抵
抗値をr5とすればアナログ出力SAの出力電圧ｅは ｅ＝r5・M-4＋r5・M-3＋…r5・M0＋… ＋r5・M4＝r5ΣMK となる。尚、抵抗値r5を大きくすればアナログ出
力を大にでき、r5を小にすればアナログ出力を小
にできる。
や相互レベル偏差を容認できる場合にはこの抵抗
値調整により１／AKを行う。第２０図は上記の
抵抗値調整により１／AKして得られた部分波形
信号SKを用いてアナログ出力SAを発生する場合
の各部関係図であり、１１Kは第６図におけるシ
フトレジスタ１１bKとラツチ回路１１cKの両機能
を備えたラツチ付きシフトレジスタ、１３Kはデ
ジタルデータVKと部分波形信号SKを乗算すると
共に乗算結果に比例した値のアナログ出力（アナ
ログ電流）MKを出力する乗算型DA変換器（乗
算回路）、１４は合成部であり、帰還抵抗R5の抵
抗値をr5とすればアナログ出力SAの出力電圧ｅは ｅ＝r5・M-4＋r5・M-3＋…r5・M0＋… ＋r5・M4＝r5ΣMK となる。尚、抵抗値r5を大きくすればアナログ出
力を大にでき、r5を小にすればアナログ出力を小
にできる。
しかし、伝送系のノイズや乗算回路１３Kのノ
イズ及びレベル偏差が容認できない場合にはAK
倍した部分波形信号SK ROM(t)（ｋ＝−４〜４）
に基づいて得られた乗算回路出力MKを合成する
前に１／AKするようにする。第２１図はかかる
場合の各部関係説明図であり、１１Kは第６図に
おけるシフトレジスタ１１bKとラツチ回路１１cK
の両機能を備えたラツチ付きシフトレジスタであ
り、８ビツト構成の２つのIC回路１１K′，１１
Ｋ″を直列接続して構成している。１３Kは乗算型
DA変換器（乗算回路）であり、デジタルデータ
VOと部分波形信号SO ROMを乗算して乗算結果に
比例した値の電流を出力するIC回路部１３K′と、
電流を電圧（アナログ出力MK）に変換する電流
電圧変換器１３K″を有している。尚、電流電圧変
換することにより、IC回路１３K′出力を低インピ
ーダンスにすることができ、伝送ノイズの点で有
利にすることができる。１４はアナログ加算器構
成の合成部であり、アナログ加算用のオペアンプ
１４ａの前にそれぞれ各乗算回路出力MK（ｋ＝−
４〜４）を１／AKする重み付け回路１４K（１４
-4〜１４4）が設けられている。各重み付け回路
１４Kは抵抗RK1，RK2，RK3を図示のように接続
すると共に、抵抗RK3をアジヤスト可能に構成し
ている。この重み付け回路１４Kはオペアンプ１
４ａにできるだけ近くに設けた方がノイズに対し
て有利である。
イズ及びレベル偏差が容認できない場合にはAK
倍した部分波形信号SK ROM(t)（ｋ＝−４〜４）
に基づいて得られた乗算回路出力MKを合成する
前に１／AKするようにする。第２１図はかかる
場合の各部関係説明図であり、１１Kは第６図に
おけるシフトレジスタ１１bKとラツチ回路１１cK
の両機能を備えたラツチ付きシフトレジスタであ
り、８ビツト構成の２つのIC回路１１K′，１１
Ｋ″を直列接続して構成している。１３Kは乗算型
DA変換器（乗算回路）であり、デジタルデータ
VOと部分波形信号SO ROMを乗算して乗算結果に
比例した値の電流を出力するIC回路部１３K′と、
電流を電圧（アナログ出力MK）に変換する電流
電圧変換器１３K″を有している。尚、電流電圧変
換することにより、IC回路１３K′出力を低インピ
ーダンスにすることができ、伝送ノイズの点で有
利にすることができる。１４はアナログ加算器構
成の合成部であり、アナログ加算用のオペアンプ
１４ａの前にそれぞれ各乗算回路出力MK（ｋ＝−
４〜４）を１／AKする重み付け回路１４K（１４
-4〜１４4）が設けられている。各重み付け回路
１４Kは抵抗RK1，RK2，RK3を図示のように接続
すると共に、抵抗RK3をアジヤスト可能に構成し
ている。この重み付け回路１４Kはオペアンプ１
４ａにできるだけ近くに設けた方がノイズに対し
て有利である。
さて、重み付け回路１４Kのインピーダンスを
ZKとすれば乗算回路１３Kから出力されるアナロ
グ出力MKに対して次式 AVK＝MK・R5／ZK (4) で示されるアナログ出力が得られるからｋ＝−４
〜ｋ＝４の全体で次式 AOUT＝ΣAVK (5) で示される電圧値を有するアナログ信号SAが出
力される。
ZKとすれば乗算回路１３Kから出力されるアナロ
グ出力MKに対して次式 AVK＝MK・R5／ZK (4) で示されるアナログ出力が得られるからｋ＝−４
〜ｋ＝４の全体で次式 AOUT＝ΣAVK (5) で示される電圧値を有するアナログ信号SAが出
力される。
部分波形信号SO ROMに対応する重み付け回路
１４OのR5／ZKを1000とすれば他の部分波形信号
SK ROM（ｋ＝−４〜４）におけるR5／ZKの値は
第２２図に示す図表の通りとなり、R5／ZO＝１
とすれば AOUT＝M-4／340＋M-3／57.9＋M-2／10.1＋M-1／1.72＋M
0＋M1／1.72＋M2／10.1＋M3／57.9＋M4／
340 となる。尚、ZKは第２２図に示す図表から定め
られるが第１０図に示したDA変換器２４におけ
るレベルのバラツキ及び各乗算回路１３Kのレベ
ルのバラツキを吸収する為、重み付け回路１４K
の抵抗RK3はアジヤスト可能になつており、この
調整によりシステム系の誤差を少なくできる。
尚、アジヤスト方法は以下のステツプ（）〜
（）に従つて行う。すなわち、 () 第１０図におけるアドレスシフト部３２に
おけるスイツチSW１〜SW４のオン／オフを
部分波形信号SKに応じて適当に設定すると共
に、カウンタ２１のアドレスを所定アドレスに
固定してROM２２の出力データの絶対値が最
大となるようにする。又、各シフトレジスタ１
１bK（第６図）には基準周波数（1KHz）に見合
うデジタルデータを加える。
１４OのR5／ZKを1000とすれば他の部分波形信号
SK ROM（ｋ＝−４〜４）におけるR5／ZKの値は
第２２図に示す図表の通りとなり、R5／ZO＝１
とすれば AOUT＝M-4／340＋M-3／57.9＋M-2／10.1＋M-1／1.72＋M
0＋M1／1.72＋M2／10.1＋M3／57.9＋M4／
340 となる。尚、ZKは第２２図に示す図表から定め
られるが第１０図に示したDA変換器２４におけ
るレベルのバラツキ及び各乗算回路１３Kのレベ
ルのバラツキを吸収する為、重み付け回路１４K
の抵抗RK3はアジヤスト可能になつており、この
調整によりシステム系の誤差を少なくできる。
尚、アジヤスト方法は以下のステツプ（）〜
（）に従つて行う。すなわち、 () 第１０図におけるアドレスシフト部３２に
おけるスイツチSW１〜SW４のオン／オフを
部分波形信号SKに応じて適当に設定すると共
に、カウンタ２１のアドレスを所定アドレスに
固定してROM２２の出力データの絶対値が最
大となるようにする。又、各シフトレジスタ１
１bK（第６図）には基準周波数（1KHz）に見合
うデジタルデータを加える。
() しかる後、各重み付け回路１４Kの出力電
圧が第２３図の図表で示す値となるように各ア
ジヤスト抵抗RK3を調整する。
圧が第２３図の図表で示す値となるように各ア
ジヤスト抵抗RK3を調整する。
ところで、エンフアシスの掛けられたデジタル
データを処理する為にデイ・エンフアシス回路を
必要とする場合がある。かかる場合、デイ・エン
フアシス効果を有するアンプを新たに挿入するの
では、音質劣化を招来する。そこで、アナログ信
号SAの電圧値AOUTが(4)、(5)式から AOUT＝［Σ（MK／ZK）］・R5 と表現されることを考慮してR5をデイ・エンフ
アシス効果を持つインピーダンスZDEに変更し、
システム構成を増加することなくデイ・エンフア
シス機能をシステム内に取り込むようにする。第
２４図は合成部１４にデイ・エンフアシス機能を
持たせた場合の帰還抵抗網RNWの説明図であ
り、信号周波数に応じて帰還抵抗網のインピーダ
ンスZDEが変化してデイ・エンフアシスが掛けら
れるようになつている。尚、図中R9はシヨツク
ノイズ防止用抵抗でありR9＞＞R6，R7，R8の関
係がある。
データを処理する為にデイ・エンフアシス回路を
必要とする場合がある。かかる場合、デイ・エン
フアシス効果を有するアンプを新たに挿入するの
では、音質劣化を招来する。そこで、アナログ信
号SAの電圧値AOUTが(4)、(5)式から AOUT＝［Σ（MK／ZK）］・R5 と表現されることを考慮してR5をデイ・エンフ
アシス効果を持つインピーダンスZDEに変更し、
システム構成を増加することなくデイ・エンフア
シス機能をシステム内に取り込むようにする。第
２４図は合成部１４にデイ・エンフアシス機能を
持たせた場合の帰還抵抗網RNWの説明図であ
り、信号周波数に応じて帰還抵抗網のインピーダ
ンスZDEが変化してデイ・エンフアシスが掛けら
れるようになつている。尚、図中R9はシヨツク
ノイズ防止用抵抗でありR9＞＞R6，R7，R8の関
係がある。
第２５図はデジタル信号発生部（第６図参照）
及び単位パルス応答信号発生器（第１０図参照）
における各部信号説明図である。
及び単位パルス応答信号発生器（第１０図参照）
における各部信号説明図である。
fSをデジタルデータのサンプリング周波数とす
れば、第１０図の単位パルス応答信号発生器にお
けるビツトクロツク信号BCLKPの周波数はａ・
fSになり、カウンタ２１をリセツトするリセツト
パルスCCLKの周期は１／fSになる。尚、ビツト
クロツクBCLKPが発生する毎にカウンタ２１は
カウントアツプしてROM２２をアクセスするた
めのアドレス信号を発生する。ラツチ回路２３は
１／fS毎にROM２２の出力をラツチするがラツ
チクロツクLCLKPはビツトクロツクBCLKP、
BCLKP′のアンドとなる。又、第６図において各
シフトレジスタ１１bKに記憶されているデータを
ビツトシリアルにシフトさせるビツトクロツク
BCLKの周波数はｂ・fSとなり、シフトレジスタ
の内容をラツチ回路にラツチ回路にラツチさせる
ラツチクロツクLCLKの周期は１／fSとなる。
尚、前述の通りａは大きい程良いが通常ａ＝ｂで
ある。
れば、第１０図の単位パルス応答信号発生器にお
けるビツトクロツク信号BCLKPの周波数はａ・
fSになり、カウンタ２１をリセツトするリセツト
パルスCCLKの周期は１／fSになる。尚、ビツト
クロツクBCLKPが発生する毎にカウンタ２１は
カウントアツプしてROM２２をアクセスするた
めのアドレス信号を発生する。ラツチ回路２３は
１／fS毎にROM２２の出力をラツチするがラツ
チクロツクLCLKPはビツトクロツクBCLKP、
BCLKP′のアンドとなる。又、第６図において各
シフトレジスタ１１bKに記憶されているデータを
ビツトシリアルにシフトさせるビツトクロツク
BCLKの周波数はｂ・fSとなり、シフトレジスタ
の内容をラツチ回路にラツチ回路にラツチさせる
ラツチクロツクLCLKの周期は１／fSとなる。
尚、前述の通りａは大きい程良いが通常ａ＝ｂで
ある。
第２６図は単位パルス応答信号発生器（第１０
図）におけるリセツトパルスの説明波形図であ
り、１サンプリング期間の間にＬ−チヤンネル及
びＲ−チヤンネルの２系統のデータDTL，DTR
がサンプリングされており、各チヤンネルのデー
タDTL，DTRがデータ出力部１１ａ（第６図参
照）から出力されている間タイミング信号WCK
がハイレベルになつており、リセツトパルス
CCLKはサンプリング信号SMPの立ち上がりに
同期して発生し、カウンタ２１（第１０図）の計
数値をリセツトするようになつている。尚、リセ
ツトパルスCCLKのパルス幅tCは部分波形信号SK
の立ち上がり時における遅れを極小にするために
tC≧tR（tRは使用ICがリセツトと判断する迄の時
間）の条件下で極力小さくされる。
図）におけるリセツトパルスの説明波形図であ
り、１サンプリング期間の間にＬ−チヤンネル及
びＲ−チヤンネルの２系統のデータDTL，DTR
がサンプリングされており、各チヤンネルのデー
タDTL，DTRがデータ出力部１１ａ（第６図参
照）から出力されている間タイミング信号WCK
がハイレベルになつており、リセツトパルス
CCLKはサンプリング信号SMPの立ち上がりに
同期して発生し、カウンタ２１（第１０図）の計
数値をリセツトするようになつている。尚、リセ
ツトパルスCCLKのパルス幅tCは部分波形信号SK
の立ち上がり時における遅れを極小にするために
tC≧tR（tRは使用ICがリセツトと判断する迄の時
間）の条件下で極力小さくされる。
リセツトパルスCCLKはサンプリング点でレベ
ル変化を生じる信号、たとえば第２６図における
サンプリング信号SMPを用いて作成する。第２
７図はリセツトパルス発生回路の回路図、第２８
図はリセツトパルス発生回路の各部波形図であ
る。第２７図においてインバータINVはサンプ
リング信号SMPを反転し、Ｒ，Ｃ構成の遅延回
路DLはインバータ出力＊SMPを所定時間遅延さ
せて遅延信号＊SMP′を発生し、アンドゲート
ANGはサンプリング信号SMPと遅延信号＊
SMP′との論理積を演算してリセツトパルス
CCLKを発生する。
ル変化を生じる信号、たとえば第２６図における
サンプリング信号SMPを用いて作成する。第２
７図はリセツトパルス発生回路の回路図、第２８
図はリセツトパルス発生回路の各部波形図であ
る。第２７図においてインバータINVはサンプ
リング信号SMPを反転し、Ｒ，Ｃ構成の遅延回
路DLはインバータ出力＊SMPを所定時間遅延さ
せて遅延信号＊SMP′を発生し、アンドゲート
ANGはサンプリング信号SMPと遅延信号＊
SMP′との論理積を演算してリセツトパルス
CCLKを発生する。
第１０図におけるラツチ回路２３はROM２２
の出力をラツチ及びホールドし、これにより後段
のDA変換器２４の動作をより確実なものにする
ためのものであり、従つてラツチクロツク
LCLKPはROM２２の出力が全て安定した時点で
発生させる必要がある。ROM２２の安定遅延時
間を考えると、リセツトパルスCCLKP発生直後
にラツチさせるわけにゆかず、カウンタ２１での
出力最大遅延時間（約85ns）を考慮して、ビツト
クロツクBCLKPより120ns以上遅らせてラツチク
ロツクLCLKPを発生する必要がある。この条件
下で、PCM放送のfS＝32KHz、DATのfS＝48K
Hz、CDのfS＝44.1KHz全てに安定してラツチをか
ける方法は、ビツトクロツクBCLKPの3/4周期遅
らせてラツチすることであり、それ故本発明では
第１０図に示すように周波数ａ・fSのビツトクロ
ツクBCLKPと周波数２・ａ・fSのビツトクロツ
クBCLKP′の論理積をアンドゲート３１で取り、
これをラツチクロツクLCLKPとしている。尚、
各部波形図を第２９図に示している。
の出力をラツチ及びホールドし、これにより後段
のDA変換器２４の動作をより確実なものにする
ためのものであり、従つてラツチクロツク
LCLKPはROM２２の出力が全て安定した時点で
発生させる必要がある。ROM２２の安定遅延時
間を考えると、リセツトパルスCCLKP発生直後
にラツチさせるわけにゆかず、カウンタ２１での
出力最大遅延時間（約85ns）を考慮して、ビツト
クロツクBCLKPより120ns以上遅らせてラツチク
ロツクLCLKPを発生する必要がある。この条件
下で、PCM放送のfS＝32KHz、DATのfS＝48K
Hz、CDのfS＝44.1KHz全てに安定してラツチをか
ける方法は、ビツトクロツクBCLKPの3/4周期遅
らせてラツチすることであり、それ故本発明では
第１０図に示すように周波数ａ・fSのビツトクロ
ツクBCLKPと周波数２・ａ・fSのビツトクロツ
クBCLKP′の論理積をアンドゲート３１で取り、
これをラツチクロツクLCLKPとしている。尚、
各部波形図を第２９図に示している。
第３０図はデジタル信号発生部１１で用いる信
号波形図であり、ビツトクロツクBCLKはシフト
レジスタ１１bKの内容をビツトシリアルにシフト
させるためのものであり、TCLL、TCLRはそれ
ぞれＬ−チヤンネルデータDTL及びＲ−チヤン
ネルデータDTRがデータ出力部１１ａ（第６図参
照）から出力されている時にハイレベルとなるタ
イミング信号、BCLKL、BCLKRはそれぞれＬ及
びＲ−チヤンネルのデジタルデータ（16ビツトデ
ータ）をビツトシリアルにシフトさせるためのシ
フトクロツク信号、LCLKはシフトレジスタ１１
bKの内容をラツチ回路１１cKにラツチさせるラツ
チクロツク信号である。
号波形図であり、ビツトクロツクBCLKはシフト
レジスタ１１bKの内容をビツトシリアルにシフト
させるためのものであり、TCLL、TCLRはそれ
ぞれＬ−チヤンネルデータDTL及びＲ−チヤン
ネルデータDTRがデータ出力部１１ａ（第６図参
照）から出力されている時にハイレベルとなるタ
イミング信号、BCLKL、BCLKRはそれぞれＬ及
びＲ−チヤンネルのデジタルデータ（16ビツトデ
ータ）をビツトシリアルにシフトさせるためのシ
フトクロツク信号、LCLKはシフトレジスタ１１
bKの内容をラツチ回路１１cKにラツチさせるラツ
チクロツク信号である。
シフトクロツク信号BCLKL、BCLKRは次段の
シフトレジスタへのデータの進み過ぎを防止し、
かつ確実に送り込むようにするためのもので、基
本的にはそれぞれタイミング信号TCLL、TCLR
とビツトクロツク信号BCLKとの論理積により得
られるが、ビツトクロツク信号BCLKと各タイミ
ング信号TCLL、TCLRとの微妙なタイミングの
ズレによつて正規のシフトクロツク信号の前後に
余計にシフトクロツクが発生する恐れがある。か
かる恐れがある場合には、ビツトクロツクBCLK
またはタイミング信号TCLL、TCLRを数10ns送
らせる必要がある。第３１図はＬ−チヤンネルの
シフトクロツクBCLKLを発生するための回路図、
第３２図は各部波形図である。第３１図において
Ｒ、Ｃ構成の遅延回路DLCはアンプAPから出力
されるタイミング信号TCLLを所定時間遅延させ
て遅延信号TCLL′を発生し、アンドゲートANG
はビツトクロツク信号BCLKと遅延信号
TCLL′との論理積を演算してシフトクロツク
BCLKLを発生する。尚、第３２図において
BCLKL′遅延させなかつた場合のシフトクロツク
であり、１つ余分にシフトクロツクが発生してし
まう。
シフトレジスタへのデータの進み過ぎを防止し、
かつ確実に送り込むようにするためのもので、基
本的にはそれぞれタイミング信号TCLL、TCLR
とビツトクロツク信号BCLKとの論理積により得
られるが、ビツトクロツク信号BCLKと各タイミ
ング信号TCLL、TCLRとの微妙なタイミングの
ズレによつて正規のシフトクロツク信号の前後に
余計にシフトクロツクが発生する恐れがある。か
かる恐れがある場合には、ビツトクロツクBCLK
またはタイミング信号TCLL、TCLRを数10ns送
らせる必要がある。第３１図はＬ−チヤンネルの
シフトクロツクBCLKLを発生するための回路図、
第３２図は各部波形図である。第３１図において
Ｒ、Ｃ構成の遅延回路DLCはアンプAPから出力
されるタイミング信号TCLLを所定時間遅延させ
て遅延信号TCLL′を発生し、アンドゲートANG
はビツトクロツク信号BCLKと遅延信号
TCLL′との論理積を演算してシフトクロツク
BCLKLを発生する。尚、第３２図において
BCLKL′遅延させなかつた場合のシフトクロツク
であり、１つ余分にシフトクロツクが発生してし
まう。
ラツチクロツク信号LCLKのパルス幅tLは乗算
回路１３Kの見掛け上のセツトリング・タイムを
極力小さくするためにtL≧tM（tMは安定してラツ
チがかかるのに必要な最大時間）の条件下で極小
とする必要があり、リセツトパルスCCLK（第２
７図、第２８図参照）と同様にサンプリング信号
SMPを用いて第３３図、第３４図に示すように、
インバータINVと遅延回路DLとナンドゲート
NANDにより生成される。尚、リセツトパルス
CCLKとラツチクロツク信号LCLKとは同一タイ
ミングでなければならない。
回路１３Kの見掛け上のセツトリング・タイムを
極力小さくするためにtL≧tM（tMは安定してラツ
チがかかるのに必要な最大時間）の条件下で極小
とする必要があり、リセツトパルスCCLK（第２
７図、第２８図参照）と同様にサンプリング信号
SMPを用いて第３３図、第３４図に示すように、
インバータINVと遅延回路DLとナンドゲート
NANDにより生成される。尚、リセツトパルス
CCLKとラツチクロツク信号LCLKとは同一タイ
ミングでなければならない。
尚、タイミング信号TCLL、TCLRが存在せず
タイミング信号WCK（第２６図参照）が存在する
場合にはサンプリング信号SMPとタイミング信
号WCKの論理積よりＬ−チヤンネルのタイミン
グ信号TCLLを発生し、インバータを介して出力
されるサンプリング信号の否定信号＊SMPとタ
イミング信号WCKの論理積を取ることによりＲ
−チヤンネルのタイミング信号TCLRを発生す
る。
タイミング信号WCK（第２６図参照）が存在する
場合にはサンプリング信号SMPとタイミング信
号WCKの論理積よりＬ−チヤンネルのタイミン
グ信号TCLLを発生し、インバータを介して出力
されるサンプリング信号の否定信号＊SMPとタ
イミング信号WCKの論理積を取ることによりＲ
−チヤンネルのタイミング信号TCLRを発生す
る。
又、デジタルデータの最大ビツト（MSD）が
ビツトクロツクBCLKのｍケ目の立ちさがりで立
ち上がり、最小ビツト（LSB）がｌケ目の立ち
下がりで立ち下がる場合、カウンタとゲートを用
いてタイミング信号TCLL、TCLRを発生する。
第３５図はｍ＝８、ｌ＝24の場合のタイミング信
号発生回路であり、第３６図はその各部波形図で
ある。第３５図において、４１はビツトクロツク
BCLKをカウントする２進カウンタ、４２はカウ
ンタ２１の計数値がｍ（＝８）になつたことを検
出するｍ検出回路、４３はカウンタの計数値がｌ
（＝24）になつたことを検出するｌ検出回路、４
４はノアゲートで構成され、初期時下側のノアゲ
ートの出力がハイレベルとなつているラツチ回
路、４５はサンプリング信号SMPとラツチ出力
であるタイミング信号WCKとからタイミング信
号TCLL、TCLRを発生するゲート回路、４６は
カウンタクリア信号CLRの発生回路、LCLKは
１／fSの周期で発生するラツチクロツク信号であ
る。尚、第３５図においてNANDはナンドゲー
ト、NRGはノアゲート、ANDはアンドゲート、
NGはノツトゲートである。第３５図は16ビツト
データの場合であるが18ビツトデータになつてデ
ータのMSBがｍ＝６で立ち上がり、ｌ＝24で立
ち下がる場合には、カウンタ４１のQD端子出力
に代えてQB，QC端子出力のアンドをｍ検出回路
４２に入力するように構成すればよい。
ビツトクロツクBCLKのｍケ目の立ちさがりで立
ち上がり、最小ビツト（LSB）がｌケ目の立ち
下がりで立ち下がる場合、カウンタとゲートを用
いてタイミング信号TCLL、TCLRを発生する。
第３５図はｍ＝８、ｌ＝24の場合のタイミング信
号発生回路であり、第３６図はその各部波形図で
ある。第３５図において、４１はビツトクロツク
BCLKをカウントする２進カウンタ、４２はカウ
ンタ２１の計数値がｍ（＝８）になつたことを検
出するｍ検出回路、４３はカウンタの計数値がｌ
（＝24）になつたことを検出するｌ検出回路、４
４はノアゲートで構成され、初期時下側のノアゲ
ートの出力がハイレベルとなつているラツチ回
路、４５はサンプリング信号SMPとラツチ出力
であるタイミング信号WCKとからタイミング信
号TCLL、TCLRを発生するゲート回路、４６は
カウンタクリア信号CLRの発生回路、LCLKは
１／fSの周期で発生するラツチクロツク信号であ
る。尚、第３５図においてNANDはナンドゲー
ト、NRGはノアゲート、ANDはアンドゲート、
NGはノツトゲートである。第３５図は16ビツト
データの場合であるが18ビツトデータになつてデ
ータのMSBがｍ＝６で立ち上がり、ｌ＝24で立
ち下がる場合には、カウンタ４１のQD端子出力
に代えてQB，QC端子出力のアンドをｍ検出回路
４２に入力するように構成すればよい。
以上はＬ−チヤンネルデータとＲ−チヤンネル
データの出力タイミングが異なる場合であるが
（第３７図ａ参照）、第３７図ｂ，ｃに示すように
両チヤンネルデータを同一タイミングで出力する
ように構成してもよい。ただし、この場合にはタ
イミング信号TCLL、TCLRは全く同一になり、
第３５図におけるゲート回路４５が不要になる。
データの出力タイミングが異なる場合であるが
（第３７図ａ参照）、第３７図ｂ，ｃに示すように
両チヤンネルデータを同一タイミングで出力する
ように構成してもよい。ただし、この場合にはタ
イミング信号TCLL、TCLRは全く同一になり、
第３５図におけるゲート回路４５が不要になる。
第３８図はビツトクロツクBCLKの30ケ目立ち
上がり、48ケ目で立ち下がる場合のシフトクロツ
クBCKLL、BCLKR発生用のシフトクロツク発生
回路であり、第３５図と同一部分には同一符号を
付している。第３５図と異なる点は、 () ビツトクロツクBCLKとタイミング信号
WCKのアンドを取つてシフトクロツク
BCLKL、BCLKRを出力するアドゲート回路４
７が設けられている点、 () 検出回路４２がカウンタ４１の計数値３０
を検出するように構成されている点、 () ｌ検出回路４３がカウンタ４１の計数値４
８を検出するようになつている点、 () タイミング信号発生用のゲート回路４５が
除去されている点である。
上がり、48ケ目で立ち下がる場合のシフトクロツ
クBCKLL、BCLKR発生用のシフトクロツク発生
回路であり、第３５図と同一部分には同一符号を
付している。第３５図と異なる点は、 () ビツトクロツクBCLKとタイミング信号
WCKのアンドを取つてシフトクロツク
BCLKL、BCLKRを出力するアドゲート回路４
７が設けられている点、 () 検出回路４２がカウンタ４１の計数値３０
を検出するように構成されている点、 () ｌ検出回路４３がカウンタ４１の計数値４
８を検出するようになつている点、 () タイミング信号発生用のゲート回路４５が
除去されている点である。
＜発明の効果＞
以上本発明によれば、単位パルス応答信号を所
定時間毎に順次発生すると共に、前記所定時間毎
にデジタルデータDTを発生し、ある時刻におい
て発生する単位パルス応答信号に前記所定のデジ
タル値を乗算し、デジタルデータが乗算された各
単位パルス応答信号を合成してアナログ信号SA
を出力してデジタルアナログ変換を行うように構
成したから、連続波形にするためのローパスフイ
ルタを除去できる、従つて位相歪の無い、かつ原
信号を忠実に再現したアナログ信号を発生するこ
とができる。
定時間毎に順次発生すると共に、前記所定時間毎
にデジタルデータDTを発生し、ある時刻におい
て発生する単位パルス応答信号に前記所定のデジ
タル値を乗算し、デジタルデータが乗算された各
単位パルス応答信号を合成してアナログ信号SA
を出力してデジタルアナログ変換を行うように構
成したから、連続波形にするためのローパスフイ
ルタを除去できる、従つて位相歪の無い、かつ原
信号を忠実に再現したアナログ信号を発生するこ
とができる。
第１図は本発明の概略説明図、第２図乃至第５
図は本発明の原理説明図であり、第２図は時間軸
をΔT毎に区分した場合のタイムスロツト説明
図、第３図は各タイムスロツトにおけるデジタル
データ説明図、第４図は単位パルス応答である１
実施例としてのスプライン信号波形図、第５図は
３つの連続したデジタル信号に対するパルス応答
信号波形図、第６図は本発明にかかるデジタルア
ナログ変換器のブロツク図、第７図は第６図にお
ける部分波形信号発生器の出力波形図、第８図は
第６図における各部波形図、第９図は第６図にお
ける部分信号発生器のブロツク図、第１０図は部
分信号発生器の実施例回路図、第１１図乃至第１
７図はアナログ信号のレベル調整回路、第１８図
及び第１９図は部分波形信号を発生するために
ROMに記憶されるデジタルデータの計算式を示
す図表、第２０図はラツチ付きシフトレジスタと
乗算回路と合成部の関係図、第２１図は１／AK
するための重み付け回路を合成部に設けた場合の
各部関係図、第２２図及び第２３図は第２１図に
おける重み付け回路のアジヤスト抵抗値及びその
調整方法の説明図表、第２４図はデイ・エンフア
シス機能を持たせる場合の実施例、第２５図は単
位パルス応答信号発生器及びデジタル信号発生器
で用いられる信号説明図、第２６図は単位パルス
応答信号発生器におけるリセツトパルスCCLKを
説明するための各部波形図、第２７図はリセツト
パルス発生回路、第２８図はその各部波形図、第
２９図は単位パルス応答信号発生器におけるラツ
チクロツク波形説明図、第３０図はデジタル信号
発生部で用いる信号波形図、第３１図はシフトク
ロツク発生回路、第３２図はその各部波形図、第
３３図はラツチクロツク発生回路、第３４図はそ
の各部波形図、第３５図はタイミング信号発生回
路、第３６図はその各部波形図、第３７図はデジ
タルデータ出力形式説明図、第３８図は別のシフ
トクロツク発生回路、第３９図は従来のデジタル
アナログ変換器のブロツク図、第４０図はその各
部波形図、第４１図及び第４２図は従来のデジタ
ルアナログ変換器における位相歪、波形歪説明図
である。 １１……デジタル信号発生部、１２……単位パ
ルス応答信号発生器、１３……乗算部、１４……
合成部。
図は本発明の原理説明図であり、第２図は時間軸
をΔT毎に区分した場合のタイムスロツト説明
図、第３図は各タイムスロツトにおけるデジタル
データ説明図、第４図は単位パルス応答である１
実施例としてのスプライン信号波形図、第５図は
３つの連続したデジタル信号に対するパルス応答
信号波形図、第６図は本発明にかかるデジタルア
ナログ変換器のブロツク図、第７図は第６図にお
ける部分波形信号発生器の出力波形図、第８図は
第６図における各部波形図、第９図は第６図にお
ける部分信号発生器のブロツク図、第１０図は部
分信号発生器の実施例回路図、第１１図乃至第１
７図はアナログ信号のレベル調整回路、第１８図
及び第１９図は部分波形信号を発生するために
ROMに記憶されるデジタルデータの計算式を示
す図表、第２０図はラツチ付きシフトレジスタと
乗算回路と合成部の関係図、第２１図は１／AK
するための重み付け回路を合成部に設けた場合の
各部関係図、第２２図及び第２３図は第２１図に
おける重み付け回路のアジヤスト抵抗値及びその
調整方法の説明図表、第２４図はデイ・エンフア
シス機能を持たせる場合の実施例、第２５図は単
位パルス応答信号発生器及びデジタル信号発生器
で用いられる信号説明図、第２６図は単位パルス
応答信号発生器におけるリセツトパルスCCLKを
説明するための各部波形図、第２７図はリセツト
パルス発生回路、第２８図はその各部波形図、第
２９図は単位パルス応答信号発生器におけるラツ
チクロツク波形説明図、第３０図はデジタル信号
発生部で用いる信号波形図、第３１図はシフトク
ロツク発生回路、第３２図はその各部波形図、第
３３図はラツチクロツク発生回路、第３４図はそ
の各部波形図、第３５図はタイミング信号発生回
路、第３６図はその各部波形図、第３７図はデジ
タルデータ出力形式説明図、第３８図は別のシフ
トクロツク発生回路、第３９図は従来のデジタル
アナログ変換器のブロツク図、第４０図はその各
部波形図、第４１図及び第４２図は従来のデジタ
ルアナログ変換器における位相歪、波形歪説明図
である。 １１……デジタル信号発生部、１２……単位パ
ルス応答信号発生器、１３……乗算部、１４……
合成部。
Claims (1)
- 【特許請求の範囲】 １ 所定時間ΔT毎にデジタルデータを発生する
と共に最新からのｎ個のデジタルデータを記憶す
るデジタルデータ発生部と、 前記ｎ個のデジタルデータのそれぞれに対応さ
せて単位パルス応答信号を所定時間ΔTづつ遅延
させて順次発生する単位パルス応答信号発生器
と、 各単位パルス応答信号を所定時間ΔT毎にｎ分
割する時、ΔT毎の所定タイムスロツトにおける
各単位パルス応答信号の部分信号と該単位パルス
応答信号に対応するデジタルデータとを乗算し、
各タイムスロツト毎に該乗算を実行すると乗算部
と、 デジタルデータが乗算された各単位パルス応答
信号部分を各タイムスロツト毎に加算してアナロ
グ信号を出力する加算部を有することを特徴とす
るデジタルアナログ変換器。 ２ 前記所定時間ΔT間隔で単位パルス応答信号
をｎ分割するとき、単位パルス応答信号発生器は
分割された各部分信号波形をそれぞれ時間ΔT毎
に発生するｎ個の部分波形発生部を有し、 前記デジタルデータ発生部は所定時間毎に発生
する最新のｎ個のデジタルデータを順次シフトし
ながら記憶するシフトレジスタを有し、 前記乗算部は各部分波形発生部から発生する部
分波形信号と該部分波形信号に対応するシフトレ
ジスタに記憶されている所定のデジタル値を乗算
するｎ個の乗算回路を有し、 前記加算部は各乗算回路から出力される信号を
加算してアナログ信号を出力することを特徴とす
る特許請求の範囲第１項記載のデジタルアナログ
変換器。 ３ 前記各部分波形発生部は前記所定時間より短
い第２の時間間隔で離散的に部分波形信号を発生
し、各乗算回路は該第２の時間毎に前記乗算を実
行し、加算部は各乗算回路出力を加算してアナロ
グ信号を出力することを特徴とする特許請求の範
囲第２項記載のデジタルアナログ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078878A JPS63245129A (ja) | 1987-03-31 | 1987-03-31 | デジタルアナログ変換器 |
| US07/171,812 US4862170A (en) | 1987-03-31 | 1988-03-22 | Digital-analog converter |
| GB8807448A GB2203305B (en) | 1987-03-31 | 1988-03-28 | Digital-analog converter |
| DE3810664A DE3810664A1 (de) | 1987-03-31 | 1988-03-29 | Digital-analog-wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078878A JPS63245129A (ja) | 1987-03-31 | 1987-03-31 | デジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245129A JPS63245129A (ja) | 1988-10-12 |
| JPH0435930B2 true JPH0435930B2 (ja) | 1992-06-12 |
Family
ID=13674070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078878A Granted JPS63245129A (ja) | 1987-03-31 | 1987-03-31 | デジタルアナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4862170A (ja) |
| JP (1) | JPS63245129A (ja) |
| DE (1) | DE3810664A1 (ja) |
| GB (1) | GB2203305B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439122A (en) * | 1987-08-05 | 1989-02-09 | Toshiba Corp | Digital data demodulating circuit |
| JPH0681051B2 (ja) * | 1987-10-30 | 1994-10-12 | 亮一 森 | デジタルアナログ変換方式 |
| JPH0681046B2 (ja) * | 1988-05-24 | 1994-10-12 | 亮一 森 | デジタルアナログ変換器 |
| US5182559A (en) * | 1989-07-28 | 1993-01-26 | Alpine Electronics, Inc. | Digital-analog converter with plural coefficient transversal filter |
| DE3928886A1 (de) * | 1989-08-31 | 1991-03-14 | Blaupunkt Werke Gmbh | Schaltungsanordnung zur digital/analog-wandlung |
| US5663728A (en) * | 1995-05-18 | 1997-09-02 | Hughes Aircraft Company | Digital-to-analog converted (DAC) and method that set waveform rise and fall times to produce an analog waveform that approximates a piecewise linear waveform to reduce spectral distortion |
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