JPH0474797B2 - - Google Patents
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- Publication number
- JPH0474797B2 JPH0474797B2 JP57065091A JP6509182A JPH0474797B2 JP H0474797 B2 JPH0474797 B2 JP H0474797B2 JP 57065091 A JP57065091 A JP 57065091A JP 6509182 A JP6509182 A JP 6509182A JP H0474797 B2 JPH0474797 B2 JP H0474797B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- refresh
- refresh request
- output
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はリフレツシユ制御装置、具体的にはビ
デイオ信号の速度に対応できる高速な画像メモリ
装置を実現するリフレツシユ制御装置に関する。
デイオ信号の速度に対応できる高速な画像メモリ
装置を実現するリフレツシユ制御装置に関する。
ダイナミツクRAMで構成された画像メモリ装
置は、一定時間間隔でその内容をリフレツシユす
る必要がある。画像をドツト情報としてCRTデ
イスプレイに表示するとき、画像メモリから表示
期間中読出しを続ける。その時間につき、CRT
デイスプレイを駆動するビデイオ信号をNTSC信
号を例にとれば、１ライン分約53μs（マイクロ
秒；一水平走査期間中の有効画面）であり、この
期間中画像メモリをアクセスし続けることにな
る。
置は、一定時間間隔でその内容をリフレツシユす
る必要がある。画像をドツト情報としてCRTデ
イスプレイに表示するとき、画像メモリから表示
期間中読出しを続ける。その時間につき、CRT
デイスプレイを駆動するビデイオ信号をNTSC信
号を例にとれば、１ライン分約53μs（マイクロ
秒；一水平走査期間中の有効画面）であり、この
期間中画像メモリをアクセスし続けることにな
る。
容量が16k×１ビツトのダイナミツクRAMで
は通常リフレツシユを約16マイクロ秒に１回行な
つていることから、１ライン分表示する間に３回
リフレツシユを行なう必要がある。
は通常リフレツシユを約16マイクロ秒に１回行な
つていることから、１ライン分表示する間に３回
リフレツシユを行なう必要がある。
デイスプレイ表示のためのメモリアクセスは、
１ドツト間の縦横の距離がCRT上で１対１とな
るために、有効画面は縦483ドツト、横644ドツト
となり、１ドツト当り約82ナノ秒／バイトの速度
で行なわれる。（NTSC） 従来は、メモリスピードをあげ、デイスプレイ
中のメモリアクセスとリフレツシユ動作とが並行
して行なえるようになつていた。つまり、この高
速性を実現するためには、通常４バイト同時にメ
モリアクセスする方法をとるが、メモリリフレツ
シユが行なわれ得る速度を更に持たせるためには
５バイト以上を同時にアクセスしなければならな
い。通常、複数バイトを同時にアクセスするとき
には制御系を容易にするため、2N（Ｎ＝１、２、
３…）をバイト数として選ぶことから、８又は16
バイト同時アクセスを行なうことになる。これは
ケーブルの増加、更には実装の増加を来たし、コ
ストアツプ、更には信頼性の低下の原因ともな
る。
１ドツト間の縦横の距離がCRT上で１対１とな
るために、有効画面は縦483ドツト、横644ドツト
となり、１ドツト当り約82ナノ秒／バイトの速度
で行なわれる。（NTSC） 従来は、メモリスピードをあげ、デイスプレイ
中のメモリアクセスとリフレツシユ動作とが並行
して行なえるようになつていた。つまり、この高
速性を実現するためには、通常４バイト同時にメ
モリアクセスする方法をとるが、メモリリフレツ
シユが行なわれ得る速度を更に持たせるためには
５バイト以上を同時にアクセスしなければならな
い。通常、複数バイトを同時にアクセスするとき
には制御系を容易にするため、2N（Ｎ＝１、２、
３…）をバイト数として選ぶことから、８又は16
バイト同時アクセスを行なうことになる。これは
ケーブルの増加、更には実装の増加を来たし、コ
ストアツプ、更には信頼性の低下の原因ともな
る。
本発明は上記事情に基づいてなされたものであ
り、デイスプレイ表示中、有効画面範囲を走査し
ているときはリフレツシユを実行ぜすにリフレツ
シユの要求回数を記憶しておき、帰線消去期間中
に実行されなかつた回数だけリフレツシユする構
成とすることにより、所定のメモリリフレツシユ
を実行しながら、ビデイオ信号の速度に対応でき
る高速な画像メモリ装置を得るためのリフレツシ
ユ制御装置を提供することを目的とする。
り、デイスプレイ表示中、有効画面範囲を走査し
ているときはリフレツシユを実行ぜすにリフレツ
シユの要求回数を記憶しておき、帰線消去期間中
に実行されなかつた回数だけリフレツシユする構
成とすることにより、所定のメモリリフレツシユ
を実行しながら、ビデイオ信号の速度に対応でき
る高速な画像メモリ装置を得るためのリフレツシ
ユ制御装置を提供することを目的とする。
本発明は、リフレツシユ制御装置を以下に示す
回路で構成し、デイスプレイ表示中、有効画面範
囲を走査しているときはリフレツシユを実行せず
にリフレツシユ要求の回数を記憶しておき、帰線
消去期間中に実行されなかつた回数だけリフレツ
シユを行なつてやることにより必要最低限の速度
のメモリを構成するものである。
回路で構成し、デイスプレイ表示中、有効画面範
囲を走査しているときはリフレツシユを実行せず
にリフレツシユ要求の回数を記憶しておき、帰線
消去期間中に実行されなかつた回数だけリフレツ
シユを行なつてやることにより必要最低限の速度
のメモリを構成するものである。
(1) リフレツシユ要求を定時間間隔で発生する要
求回路、 (2) リフレツシユ要求がメモリに受付けられなか
つた回数を計数し、リフレツシユ要求がメモリ
に受付けられる毎に計数を元に戻すカウンタ、 (3) カウンタが“０”でなく、且つメモリがリフ
レツシユ動作可能な状態においてメモリに対し
リフレツシユ要求信号を出力するゲート、この
ことにより上述の如く８バイト同時アクセスす
る必要はなく４バイト同時アクセス方式のメモ
リ構成で済み、従つてケーブル等のハードウエ
アは従来通りでビデイオ信号の速度に対応でき
る高速な画像メモリ装置を実現できる。
求回路、 (2) リフレツシユ要求がメモリに受付けられなか
つた回数を計数し、リフレツシユ要求がメモリ
に受付けられる毎に計数を元に戻すカウンタ、 (3) カウンタが“０”でなく、且つメモリがリフ
レツシユ動作可能な状態においてメモリに対し
リフレツシユ要求信号を出力するゲート、この
ことにより上述の如く８バイト同時アクセスす
る必要はなく４バイト同時アクセス方式のメモ
リ構成で済み、従つてケーブル等のハードウエ
アは従来通りでビデイオ信号の速度に対応でき
る高速な画像メモリ装置を実現できる。
以下、図面を使用して本発明につき詳細に説明
する。
する。
第１図は本発明の実施例を示すブロツク図であ
る。図において、１は発振器であり、一定時間間
隔にてメモリリフレツシユ要求を発する。２はア
ンド回路である。アンド回路２へは上記発振器１
出力の他に後述するメモリ７からライン９を介し
て信号が供給されており、該アンドゲート２はリ
フレツシユ要求をメモリ７が受付可能時に限り、
通過させる機能を持つ。３はカウンタ回路であ
る。カウンタ回路３は上記発振器１より出力を得
ることにより、リフレツシユ要求を計数し、リフ
レツシユ動作が行なわれる毎に計数を１ずつ戻
す。このカウンタ３出力はアンドゲート５の一入
力端子に接続される。
る。図において、１は発振器であり、一定時間間
隔にてメモリリフレツシユ要求を発する。２はア
ンド回路である。アンド回路２へは上記発振器１
出力の他に後述するメモリ７からライン９を介し
て信号が供給されており、該アンドゲート２はリ
フレツシユ要求をメモリ７が受付可能時に限り、
通過させる機能を持つ。３はカウンタ回路であ
る。カウンタ回路３は上記発振器１より出力を得
ることにより、リフレツシユ要求を計数し、リフ
レツシユ動作が行なわれる毎に計数を１ずつ戻
す。このカウンタ３出力はアンドゲート５の一入
力端子に接続される。
４はリフレツシユ要求発生回路である。リフレ
ツシユ要求発生回路４はメモリ７より、メモリア
クセスが可能（READY）となる毎に出力を得、
次のメモリリフレツシユ要求を発生するためのロ
ジツクである。このリフレツシユ要求発生回路４
出力は上記アンドゲート５の他方の入力端子へ接
続される。アンドゲート５はカウンタ回路３の計
数が“０”でない。即ちメモリ７に受付けられな
いリフレツシユ要求があるとき、リフレツシユ要
求発生回路４から出力される要求を通過させる機
能を持つ。このアンドゲート５出力はオアゲート
６の一方の入力端子に接続される。オアゲート６
の他方の入力端子へは上記アンドゲート２出力が
供給されている。オアゲート６は出力はメモリ７
へリフレツシユ要求信号として供給される。７は
ダイナミツクRAMにより構成される、例えば画
像メモリ装置等のメモリ、８はメモリ７に記憶さ
れたデータを表示するCRTデイスプレイである。
ツシユ要求発生回路４はメモリ７より、メモリア
クセスが可能（READY）となる毎に出力を得、
次のメモリリフレツシユ要求を発生するためのロ
ジツクである。このリフレツシユ要求発生回路４
出力は上記アンドゲート５の他方の入力端子へ接
続される。アンドゲート５はカウンタ回路３の計
数が“０”でない。即ちメモリ７に受付けられな
いリフレツシユ要求があるとき、リフレツシユ要
求発生回路４から出力される要求を通過させる機
能を持つ。このアンドゲート５出力はオアゲート
６の一方の入力端子に接続される。オアゲート６
の他方の入力端子へは上記アンドゲート２出力が
供給されている。オアゲート６は出力はメモリ７
へリフレツシユ要求信号として供給される。７は
ダイナミツクRAMにより構成される、例えば画
像メモリ装置等のメモリ、８はメモリ７に記憶さ
れたデータを表示するCRTデイスプレイである。
尚、図中９はメモリ７がアクセス（リフレツシ
ユ）可能であることを知らせるREADY信号が伝
播する信号線、１０はメモリ７が現在リフレツシ
ユ実行中であることが伝播される信号線である。
両者９，１０ともメモリ７より発せられる。又、
１１はカウンタ回路３による計数が“０”でない
ことを表示する信号が伝播される信号線である。
ユ）可能であることを知らせるREADY信号が伝
播する信号線、１０はメモリ７が現在リフレツシ
ユ実行中であることが伝播される信号線である。
両者９，１０ともメモリ７より発せられる。又、
１１はカウンタ回路３による計数が“０”でない
ことを表示する信号が伝播される信号線である。
第２図ａ，ｂならびに第３図は本発明実施例の
動作を示すタイミングチヤートである。第２図
ａ，ｂにおいて示されている数字は、第１図にお
ける各ブロツクと対応しており、それぞれの出力
を示す。又、第３図のタイミングチヤートは上か
ら順に走査線Ｒ、リフレツシユ要求（REF
REQ）、リフレツシユサイクル（REF CYC）を
示す。
動作を示すタイミングチヤートである。第２図
ａ，ｂにおいて示されている数字は、第１図にお
ける各ブロツクと対応しており、それぞれの出力
を示す。又、第３図のタイミングチヤートは上か
ら順に走査線Ｒ、リフレツシユ要求（REF
REQ）、リフレツシユサイクル（REF CYC）を
示す。
以下、本発明実施例の動作につき第２図ａ，ｂ
に示したタイミングチヤートに沿つて詳細に説明
を行なう。
に示したタイミングチヤートに沿つて詳細に説明
を行なう。
タイミングチヤートａはメモリ７が動作可能な
状態の時にリフレツシユ要求が生じた場合のタイ
ミングについて説明してある。発振器１出力は、
メモリリフレツシユ要求が出される、即ちオアゲ
ート６を介してメモリ７に対し要求が出される
と、カウンタ回路３はライン１１上に図示する如
く出力を発する。このとき、メモリREADY状態
（Ａ点）にあるため、リフレツシユが行なわれ、
カウンタ回路３は“１”だけ減じられ、ただちに
リセツトされる。又、Ｂ点に示す様にメモリリフ
レツシユ動作が終了すると、メモリ７がREADY
状態となり、リフレツシユ要求発生回路４からリ
フレツシユ要求が出される。しかしながら、これ
は、図中Ｃ点で示す如く出力のない状態であるた
め、アンドゲート５が働き出力は現われない。従
つてオアゲート６からも出力は現われず、リフレ
ツシユ要求はメモリ７に到達しない。
状態の時にリフレツシユ要求が生じた場合のタイ
ミングについて説明してある。発振器１出力は、
メモリリフレツシユ要求が出される、即ちオアゲ
ート６を介してメモリ７に対し要求が出される
と、カウンタ回路３はライン１１上に図示する如
く出力を発する。このとき、メモリREADY状態
（Ａ点）にあるため、リフレツシユが行なわれ、
カウンタ回路３は“１”だけ減じられ、ただちに
リセツトされる。又、Ｂ点に示す様にメモリリフ
レツシユ動作が終了すると、メモリ７がREADY
状態となり、リフレツシユ要求発生回路４からリ
フレツシユ要求が出される。しかしながら、これ
は、図中Ｃ点で示す如く出力のない状態であるた
め、アンドゲート５が働き出力は現われない。従
つてオアゲート６からも出力は現われず、リフレ
ツシユ要求はメモリ７に到達しない。
次にタイミングチヤートｂに沿つて、CRTデ
イスプレイ装置８がリフレツシユ要求の直前にメ
モリ７をアクセスしている場合の動作につき説明
する。図中、Ｄ点で示す様に、CRTデイスプレ
イ装置８がメモリ７をアクセスしていてBUSY
状態において発せられた発振器１出力は、アンド
ゲート２で遮断され、リフレツシユ要求とはなら
ない。（Ｅ点）ところが、この信号はカウンタ回
路３をカンウトアツプする様に作用し、それによ
る出力が現われる。CRTデイスプレイ装置８に
よるアクセスが終了して、Ｆ点で示す様にメモリ
READYになると、Ｇ点で示す様にリフレツシユ
要求発生器４からリフレツシユ要求が出され、こ
の時カウンタ回路３出力（Ｈ点）により、アンド
ゲート５、オアゲート６を介し、リフレツシユ要
求となつてメモリ７に伝達される。（Ｊ点）この
時はメモリREADYとなつているため、リフレツ
シユが行なわれ、カウンタ回路３出力はＫ点で示
す様にリセツトされる。リフレツシユが終了する
と再びリフレツシユ要求がＬ点で示す様に出力さ
れるが、カウンタ回路３による計数は“０”であ
るため（Ｍ点）リフレツシユ要求となつてメモリ
７に伝わることはない。
イスプレイ装置８がリフレツシユ要求の直前にメ
モリ７をアクセスしている場合の動作につき説明
する。図中、Ｄ点で示す様に、CRTデイスプレ
イ装置８がメモリ７をアクセスしていてBUSY
状態において発せられた発振器１出力は、アンド
ゲート２で遮断され、リフレツシユ要求とはなら
ない。（Ｅ点）ところが、この信号はカウンタ回
路３をカンウトアツプする様に作用し、それによ
る出力が現われる。CRTデイスプレイ装置８に
よるアクセスが終了して、Ｆ点で示す様にメモリ
READYになると、Ｇ点で示す様にリフレツシユ
要求発生器４からリフレツシユ要求が出され、こ
の時カウンタ回路３出力（Ｈ点）により、アンド
ゲート５、オアゲート６を介し、リフレツシユ要
求となつてメモリ７に伝達される。（Ｊ点）この
時はメモリREADYとなつているため、リフレツ
シユが行なわれ、カウンタ回路３出力はＫ点で示
す様にリセツトされる。リフレツシユが終了する
と再びリフレツシユ要求がＬ点で示す様に出力さ
れるが、カウンタ回路３による計数は“０”であ
るため（Ｍ点）リフレツシユ要求となつてメモリ
７に伝わることはない。
以上説明の如く、メモリ７がBUSY中に発振
器１から出力された要求信号は一旦記憶され、リ
フレツシユ要求発生回路４はリフレツシユ実行回
数が要求回数と等しくなるまでリフレツシユ要求
を出力し、このことによりダイナミツクRAMの
リフレツシユを所定の時間内に実行することがで
きる。これを第３図に示したタイミングチヤート
に沿つて説明すると以下に示す如くなる。
器１から出力された要求信号は一旦記憶され、リ
フレツシユ要求発生回路４はリフレツシユ実行回
数が要求回数と等しくなるまでリフレツシユ要求
を出力し、このことによりダイナミツクRAMの
リフレツシユを所定の時間内に実行することがで
きる。これを第３図に示したタイミングチヤート
に沿つて説明すると以下に示す如くなる。
即ち、表示期間中にメモリフレツシユが３回必
要な場合、つまり表示期間中にリフレツシユ要求
が３回出されると、帰線消去期間になつてから続
けて３回リフレツシユが実行される。（リフレツ
シユ０〜２） 〔発明の効果〕 以上説明の如く本発明によれば、CRTデイス
プレイ表示中、有効画面範囲を走査しているとき
はリフレツシユを実行せずにリフレツシユ要求の
回数を記憶しておき、帰線消去期間中に実行され
なかつた回数だけリフレツシユを行なつてやるこ
とにより、必要最低限の速度を持つたメモリを提
供することが出来る。これにより、上述した如く
メモリを８バイト同時アクセスする必要性はなく
なり、４バイト同時アクセスする従来通りのメモ
リ構成で初期の目的が達せられる。従つて、ケー
ブル等のハードウエアが小さくて済むとともに信
頼性も向上する。
要な場合、つまり表示期間中にリフレツシユ要求
が３回出されると、帰線消去期間になつてから続
けて３回リフレツシユが実行される。（リフレツ
シユ０〜２） 〔発明の効果〕 以上説明の如く本発明によれば、CRTデイス
プレイ表示中、有効画面範囲を走査しているとき
はリフレツシユを実行せずにリフレツシユ要求の
回数を記憶しておき、帰線消去期間中に実行され
なかつた回数だけリフレツシユを行なつてやるこ
とにより、必要最低限の速度を持つたメモリを提
供することが出来る。これにより、上述した如く
メモリを８バイト同時アクセスする必要性はなく
なり、４バイト同時アクセスする従来通りのメモ
リ構成で初期の目的が達せられる。従つて、ケー
ブル等のハードウエアが小さくて済むとともに信
頼性も向上する。
第１図は本発明の実施例を示すブロツク図、第
２図ａ，ｂそして第３図は本発明の動作を示すタ
イミングチヤートである。 １……発振器、３……カウンタ回路、４……リ
フレツシユ要求発生回路、２，５，６……ゲート
類、７……メモリ、８……CRTデイスプレイ装
置。
２図ａ，ｂそして第３図は本発明の動作を示すタ
イミングチヤートである。 １……発振器、３……カウンタ回路、４……リ
フレツシユ要求発生回路、２，５，６……ゲート
類、７……メモリ、８……CRTデイスプレイ装
置。
Claims (1)
- １ 表示データを格納するメモリに対しリフレツ
シユ要求を一定時間間隔で発生するリフレツシユ
要求手段と、上記メモリリフレツシユ要求が上記
メモリに受付けられなかつた回数を計数し、上記
リフレツシユ要求信号が上記メモリに受付けられ
る毎に計数を減じるカウンタ手段と、上記カウン
タ手段による計数がゼロでなく、且つメモリリフ
レツシユ動作可能な状態において上記メモリに対
し、前記リフレツシユ要求信号を出力する制御手
段とを具備することを特徴とするリフレツシユ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065091A JPS58182193A (ja) | 1982-04-19 | 1982-04-19 | リフレツシユ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065091A JPS58182193A (ja) | 1982-04-19 | 1982-04-19 | リフレツシユ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182193A JPS58182193A (ja) | 1983-10-25 |
| JPH0474797B2 true JPH0474797B2 (ja) | 1992-11-27 |
Family
ID=13276902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065091A Granted JPS58182193A (ja) | 1982-04-19 | 1982-04-19 | リフレツシユ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182193A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239399U (ja) * | 1988-09-02 | 1990-03-16 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939838B2 (ja) * | 1979-10-24 | 1984-09-26 | 株式会社東芝 | ダイナミツクメモリの制御方式 |
-
1982
- 1982-04-19 JP JP57065091A patent/JPS58182193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182193A (ja) | 1983-10-25 |
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