JPH0474893B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はジヨセフソン回路に係り、特に、交流
電源の立上り、立下りとは異なるタイミングで動
作するジヨセフソン回路に関するもので、同じ交
流電源からタイミング用パルス信号を作成して用
いることを図つたものである。

〔従来技術〕

従来技術とその問題点を第１図、第２図により
説明する。従来、交流電源の立上り、立下りとは
異なるタイミングで動作させるジヨセフソン回
路、例えばタイムド・インバータ回路、における
タイミング用パルス信号は、交流電源の立上り、
立下りに同期したパルス信号を発生するパルス発
生器と信号遅延ラインを用いて作成し、交流電源
と同様に外部から供給していた。

第１図にその一例を示す。第１図ａは回路構成
図、ｂはその動作説明用の信号波形図である。第
１図ａにおいて、液体ヘリウム中を１０１、外部
を１０２とする。タイムド・インバータ回路１０
４はジヨセフソン干渉型ORゲート１０５ａ及び
１０５ｂと、ANDゲート１０６とから成る。端
子１０７にデータパルスが入力されない状態で端
子１０８にタイミングパルスが入力されるとOR
ゲート１０５ｂがONし、ORゲート１０５ｂの
出力電流がANDゲート１０６に流れ込み、AND
ゲート１０６がONする。その結果、負荷抵抗１
０９に出力が現われる。逆に、端子１０７にデー
タパルスが入力されるとORゲート１０５ａが
ONし、ORゲート１０５ｂにゲート電流が給電
されない。従つて、端子１０８にタイミングパル
スが入力されてもANDゲート１０６に入力電流
が流れ込まず、ANDゲート１０６はOFF状態の
ままであり、負荷抵抗１０９には出力は現われな
い。即ち、データ入力とは逆の出力がタイミング
パルスと同期して負荷抵抗１０９に現われ、いわ
ゆるタイムド・インバータ動作を行なう。

ここで、タイミングパルスは交流電源１０３と
同期したパルス発生器１１０で作成して外部から
給電し、遅延ライン１１１を用いてタイミングを
調整する。

交流電源１０３の波形と、端子１０７に入力さ
れるデータパルスと、端子１０８に入力されるタ
イミングパルスとの関係を第１図ｂに示す。デー
タパルス１３０は、交流電圧１２０と同期して得
られ、交流波形が正から負へ、あるいは負から正
に切替わる不活性時間１２１（この期間は論理動
作が進行しない無効期間である）の間は零、交流
波形が正あるいは負の一定値に保たれる活性時間
１２２（この期間が論理動作が進行する有効期間
である）に入つた瞬間に正あるいは負の電圧を示
す。パルス発生器１１０で作られたタイミングパ
ルス１４０は、遅延ライン１１１で遅延され、デ
ータパルス１３０より遅れて端子１０８に入力さ
れる必要がある。従つて、高速動作（高周波入
力）になるのに伴つて、そのタイミングパルスを
外部から給電したり、データパルスとの間の遅延
時間の調整を行なつたりするのが非常にむずかし
くなる。

第２図により、より複雑なジヨセフソン回路網
を動作させる場合について説明する。第１図には
交流電源１０３の交流電圧１２０が正から負へ、
あるいは負から正へ切替わる間、論理動作の結果
をラツチする回路が含まれておらず、単に交流電
源の正負の切替わりと異なるタイミングの遅延パ
ルスを発生させる例を示した。第２図は第１図に
さらに上記ラツチ回路を付加した例であり、第１
図ａのタイムドインバータ１０４は第２図ｂの論
理回路網２１０、第２図ｃの回路網２３０に対応
する。第２図ａは交流波形を、ｂ，ｃは回路網の
ブロツク構成図及び信号の流れを示す図である。
交流電圧１２０の不活性時間１２１の間はラツチ
回路２００ａあるいは２００ｂでデータを保持
し、活性時間１２２に入つた状態で論理回路網２
１０を動作させる。さらに、ラツチ回路２００ａ
から２００ｂまでの時間２１５は、第２図ｃに示
すように３つに分かれ、活性時間１２２に入つた
と同時にデータを出力する、例えばスレーブフリ
ツプフロツプ回路２２０と、そのデータに基づい
て動作する回路網２３０と、その結果を次の活性
時間まで保持するラツチ回路、例えばマスタフリ
ツプフロツプ回路２４０とから成る。マスタフリ
ツプフロツプ回路２４０に保持されたデータは次
の活性時間に入るとき、スレーブフリツプフロツ
プ回路２２０に入力され、その出力は回路網２３
０に入力される。従つて第２図ｃに示したように
信号の流れは閉ループを形成する。

ここで、スレーブフリツプフロツプ回路２２０
には例えばSGAと呼ばれる回路（IBM
Technical Disclosure Bulletin Vol.23，No.９，
1981）、マスタフリツプフロツプ回路２４０には
ストレージループ回路（同じく上記文献）が用い
られる。SGA回路は交流電圧が活性時間に入つ
た瞬間にマスタフリツプフロツプ回路からデータ
を得て、出力Ｑあるいはを発生する回路であ
り、ストレージループ回路は超電導閉ループに流
れる永久電流により、データを不活性時間の間保
持する機能を持つ回路である。

ジヨセフソン回路網２３０及びストレージルー
プ回路においても前述したタイミングパルスを用
いて動作される。この場合にも、高速動作になる
のに伴つて、そのタイミングパルスの供給は非常
に困難となる。

〔発明の目的〕

本発明の目的は、高速で動作するジヨセフソン
回路網に用いるタイミングパルスを高精度かつ安
定に供給することのできるタイミングパルス発生
器を備えたジヨセフソン回路を提供することにあ
る。

〔発明の概要〕

本発明では、従来、交流電源に同期したタイミ
ングパルスを発生させる外部取付けのパルス発生
器の代わりに、液体ヘリウム中のジヨセフソン回
路でパルス発生器を構成する。具体的には第３図
に示したように、交流電源１２０に同期したタイ
ミングパルス３００を、パルス発生器３１０で作
り、遅延回路３２０で所望のタイミングに調整
し、例えばタイムド・インバータ１０４に入力す
るようにした。ここでパルス発生器３１０は第２
図ｃにおけるスレーブフリツプフロツプ回路２２
０とジヨセフソン干渉型ORゲートから構成さ
れ、タイムドインバータ１０４は第２図ｂの論理
回路網２１０、第２図ｃの回路網２３０の一部で
ある。パルス発生器３１０は交流電圧１２０の大
きさがある値より小さい時、零を出力し、交流電
圧１２０の大きさがある値以上の時、有限値を出
力する。しかもその出力の正負は交流電圧１２０
の正負と同じであるので、その波形は第３図の３
００のように段階状となる。

〔発明の実施例〕

以下、本発明の一実施例を第４図ａ，ｂにより
説明する。タイミングパルスを発生するパルス発
生器３１０をスレーブフリツプフロツプ回路、例
えばSGA回路３１１とジヨセフソン干渉型ORゲ
ート３１２とで構成した。SGA回路３１１は第
７図に示したように、４つのジヨセフソン干渉型
ORゲート３１５からなり前述したように活性時
間に入つた瞬間にＱ出力３１３あるいは出力３
１４を発生する。ジヨセフソン干渉型ORゲート
３１２は第８図に示したようにジヨセフソン接合
４０１とインダクタンス４０２からなる閉ループ
とインダクタンス４０２と磁気結合した制御線４
０３とからなり、制御線４０３に流れる入力電流
の有無に応じてジヨセフソン接合４０１は電圧状
態もしくは超電導状態をとる。ジヨセフソン回路
網（第４図実施例ではタイムド・インバータ回路
１０４）においてもＱ出力あるいは出力のいず
れかをデータとして論理を構成するものであるか
ら、タイミングパルスはＱ出力あるいは出力に
対応して作成する必要があるので、従つてSGA
回路３１１のＱ出力３１３、出力３１４をそれ
ぞれORゲート３１２に入力するように結線し、
ORゲート３１２の出力を、さらに遅延回路３２
０を介して所望のタイミングだけ遅延させて、ジ
ヨセフソンAND及びORゲートからなる論理回路
としてタイムド・インバータ１０４に入力させ
る。上記Ｑ及び出力は相補な信号であるから、
活性時間においてはいずれか一方は必ず“１”を
出力する。したがつてこのＱ及びなる相補出力
信号のOR論理をとれば、OR出力は活性時間に
おいては“１”となる。ただし本発明のSGA回
路は第３図中１２０で示されるような正負両方の
電流値をとるような交流電源によつて駆動される
ため、この交流電源が正の一定値をとる活性時間
には論理“１”は正の値、負の一定値をとる活性
時間には論理“１”は負の値として現れる。この
ため上記OR出力は、第３図中３００で示される
ような波形となる。遅延回路３２０は、第４図ａ
では、ジヨセフソン回路を形成している超電導薄
膜と絶縁膜とを利用する構成とする。ここでは絶
縁膜としてSiOを用いるので、その遅延時間は約
10pS／mmである。第４図ｂでは、遅延回路３２
０を、ジヨセフソン干渉型ORゲート３１５を直
列接続することで形成される、いわゆるチエイン
回路で構成する。このORゲート３１５のスイツ
チング時間が約10pSであり、遅延時間は10pS／
ゲートとなる。遅延回路３２０で遅延させたタイ
ミングパルスを例えばタイムド・インバータ１０
４に入力し、ジヨセフソン回路網を構成した。

第５図は本実施例の応用例を示す。ジヨセフソ
ン回路網においても、１個のデータＱ，を取り
扱かうことは少なく、２個以上のデータを用いる
場合が多い。この場合、２個以上のデータ（複数
のＱ出力あるいは出力）が全く同じ時間に決定
されることは少ないのに対し、タイミングパルス
は全てのデータが決定した後に発生させる必要が
ある。第５図はそれを可能にした例で、４個のデ
ータを取り扱う場合を示す。タイムド・インバー
タ１０４の端子１０７に入力されるデータパルス
は、４個のSGA回路３１１のＱ出力あるいは
出力を合成して得られるデータである。タイム
ド・インバータ１０４の端子１０８に入力される
タイミングパルスはデータパルスが確定した後に
入力される必要がある。そこで、SGA回路３１
１とORゲート３１２とからなるパルス発生器か
ら出力される、４個の準タイミングパルス３２
１，３２２，３２３，３２４をジヨセフソン干渉
型ANDゲート３３０に入力し、このANDゲート
３３０の出力を直接あるいは遅延回路３２０を介
してタイムド・インバータ１０４に入力する。
ANDゲート３３０はたとえば第９図に示したよ
うに４つのジヨセフソン干渉型ORゲート３１５
と１つのジヨセフソン接合４０１とから構成さ
れ、信号Ａ，Ｂ，Ｃ，Ｄが入力され、４つのジヨ
セフソン干渉型ORゲート３１５が全ての電圧状
態となつた時、ジヨセフソン接合４０１は電圧状
態になり、AND出力Ａ・Ｂ・Ｃ・Ｄが得られる。
従つて第５図においては準タイミングパルス３２
１〜３２４が全て入力されなければONしない。
言い換えればSGA回路３１１のデータ（Ｑある
いは）が決定しなければANDゲート３３０は
ONしない。即ちタイミングパルスは４個のデー
タが決定した後、タイムド・インバータ１０４に
入力されることになる。この場合の遅延回路３２
０は第４図で示した超電導薄膜と絶縁膜で構成す
るもの、ゲート回路を用いるもののいずれでもよ
い。

この超電導薄膜と絶縁膜とで構成する遅延回路
は構造が簡単であり、ゲート回路を用いる遅延回
路は、ゲート回路のスイチツング時間を利用する
ものであるから、非常に正確な遅延時間が得られ
る。

第４図及び第５図実施例によれば、パルス発生
器をSGA回路とゲート回路とで構成しているこ
とから、交流電源との同期が非常によく、遅延回
路により所望のタイミングに調整できるため、安
定したタイミングパルスが得られる。

第６図は本発明の他の実施例説明図である。タ
イミングパルスを発生するパルス発生器３１０
を、第６図ａでは交流電源に直結したジヨセフソ
ン接合１個から成るゲートで構成し、第６図ｂで
はORゲートで構成し、第６図ｃではANDゲート
で構成している。遅延回路３２０は第４図，第５
図実施例の場合と同じである。第６図実施例で
は、パルス発生器３１０を構成している各ゲート
に直流電流（バイアス電流）３４０を給電できる
構造にした。直流電流の値を変えることにより、
各ゲートがONする交流電圧値を変えることがで
きる。即ち、遅延回路とは別にタイミングパルス
のタイミングの調整を行なうことができる。遅延
回路は遅延時間が固定されるのに対し、上記のバ
イアス電流を変化させてゲートがONするタイミ
ングを変える方式は、可変の遅延時間を得ること
ができる。

従つて本実施例によれば、直流バイアス電流を
変化させることにより、タイミングパルスのタイ
ミングの微調整を行なえる効果がある。

なお、上記の第４図〜第６図実施例では、タイ
ムド・インバータ１０４のタイミングパルスとし
て本発明を説明したが、ストレージループ回路な
どのタイミングパルスとして用いられる場合にも
適用できるのは明らかである。

〔発明の効果〕

本発明によれば、交流電源の立上り立下りとは
異なるタイミングで動作するジヨセフソン回路網
に給電するタイミングパルスを、同じ交流電源で
駆動されるジヨセフソン素子で形成されるパルス
発生器で作り遅延回路を用いてタイミングの調整
を行なう構成であることから、外部で遅延パルス
を発生させるよりも非常に高精度でかつ安定した
タイミングパルスを供給することができ、これに
より交流電源の周期が短くなり、タイミングパル
スを整合させることが可能な、高速で動作するジ
ヨセフソン回路を実現できることになる。

【図面の簡単な説明】

第１図は従来のタイミングパルス給電方法の説
明図でａは構成図、ｂは波形図、第２図は一般の
ジヨセフソン回路の動作説明図でａは電源波形
図、ｂ及びｃは回路構成と信号の流れを示す図、
第３図は本発明の概要説明図、第４図ａ，ｂは本
発明の実施例説明図、第５図は第４図実施例の応
用例を示す図、第６図は本発明の他の実施例説明
図、第７図は第４図実施例のSGA回路を示す図、
第８図は第４図実施例のジヨセフソン干渉型OR
ゲートを示す図、第９図は第５図実施例のAND
ゲートを示す図である。 １０３……交流電源、１０４……タイムド・イ
ンバータ回路、１０９……負荷抵抗、１１０，３
１０……パルス発生器、１２０……交流電圧、１
２１……不活性時間、１２２……活性時間、１３
０……データパルス、１４０，３００……タイミ
ングパルス、２００……ラツチ回路、２１０……
論理回路網、３２０……遅延回路。

Claims (1)

1. 【特許請求の範囲】 １ 正あるいは負の一定電流値に保たれる活性時
   間と、正と負との間で切替わる不活性時間とを交
   互に生じる交流電源で駆動され、 上記活性時間が始まる時点でＱ及びなる相補
   出力信号を発生する、ジヨセフソン素子で構成さ
   れるスレーブフリツプフロツプと、 上記Ｑ及びなる相補出力信号を入力とするジ
   ヨセフソン干渉型ORゲートと、上記ORゲート
   の出力を所定時間遅延する超電導遅延回路と、上
   記超電導遅延回路の出力をタイミング用パルス信
   号とし、上記交流電源の正負の切替わりとは異な
   るタイミングで動作するジヨセフソンAND及び
   ORゲートからなるタイムド・インバータ回路か
   ら構成されることを特徴とするジヨセフソン回
   路。