JPH0474980A - 誤動作防止テスト回路 - Google Patents
誤動作防止テスト回路Info
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- JPH0474980A JPH0474980A JP2188556A JP18855690A JPH0474980A JP H0474980 A JPH0474980 A JP H0474980A JP 2188556 A JP2188556 A JP 2188556A JP 18855690 A JP18855690 A JP 18855690A JP H0474980 A JPH0474980 A JP H0474980A
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- terminal
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Links
- 230000007257 malfunction Effects 0.000 title claims abstract description 12
- 230000002265 prevention Effects 0.000 claims description 4
- 206010048669 Terminal state Diseases 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 abstract 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
オ、発明はテスト回路に関し、特に誤動作を防止できる
テスト回路に関する。
テスト回路に関する。
し従来の技術〕
従来のテスト回路は、第２図に示す様に通常モ・ ド回
路２０９と非通常モード回路２１０で構成されている。
路２０９と非通常モード回路２１０で構成されている。
通常（−ド回銘２０９は例えばインバータ２０２による
入力回路であり、非通常モード回路２１０は例えはゲー
ト入力が電源電圧となっているＰ−チャネルトランジス
タ２０４とＮチャネルトランジスタ２０５とインバータ
２０６゜２０７で構成された高電圧検知回路である。
入力回路であり、非通常モード回路２１０は例えはゲー
ト入力が電源電圧となっているＰ−チャネルトランジス
タ２０４とＮチャネルトランジスタ２０５とインバータ
２０６゜２０７で構成された高電圧検知回路である。
通常モード時は、端子印加電圧はタランドレベルから電
源電圧までの範囲に限定されるため、通常モード信号２
０３出力はロウレベル又はハイレベル出力となる。しか
し、非通常モード信号出力２０８はＮチャネルトランジ
スタ２０５かオンしＰチャネルトランジスタ２０４がオ
フしているため、ロウレベルのままである。
源電圧までの範囲に限定されるため、通常モード信号２
０３出力はロウレベル又はハイレベル出力となる。しか
し、非通常モード信号出力２０８はＮチャネルトランジ
スタ２０５かオンしＰチャネルトランジスタ２０４がオ
フしているため、ロウレベルのままである。
非通常モード時は端子に電源電圧より高い電圧（電源電
圧の約２倍）を印加する事により、非通常モード回路の
Ｎチャネルトランジスタ、Ｐチャネルトランジスタの両
方共にオンし、Ｎチャネル）・ランジスタのオン抵抗が
Ｐチャネルトランジスタのオン抵抗より約２倍以上大き
くなる様にトランジスタサイズを設計しておくと非通常
モード信号の出力はハイレベルとなる。つまりＬＳＩは
テストモートとなる。
圧の約２倍）を印加する事により、非通常モード回路の
Ｎチャネルトランジスタ、Ｐチャネルトランジスタの両
方共にオンし、Ｎチャネル）・ランジスタのオン抵抗が
Ｐチャネルトランジスタのオン抵抗より約２倍以上大き
くなる様にトランジスタサイズを設計しておくと非通常
モード信号の出力はハイレベルとなる。つまりＬＳＩは
テストモートとなる。
この従来のテスト回路では、第２図のように端子２０１
に抵抗２１１とコンデンサ２１２を付加した応用例が多
く、この応用例でＬＳＩの電源電圧が急激に低下した場
合疑似的にこの端子２０１の電圧が電源電圧より上昇し
た事になるため、誤まって非通常モード（テストモード
）になりＬＳＩが誤動作してしまう問題点があった。
に抵抗２１１とコンデンサ２１２を付加した応用例が多
く、この応用例でＬＳＩの電源電圧が急激に低下した場
合疑似的にこの端子２０１の電圧が電源電圧より上昇し
た事になるため、誤まって非通常モード（テストモード
）になりＬＳＩが誤動作してしまう問題点があった。
本発明の誤動作防止テスト回路は、非通常動作モード状
態による機能を備えた兼用端子と、前記兼用端子の状態
および前記兼用端子以外の端子の端子状態をデコードす
る手段とを備えている。
態による機能を備えた兼用端子と、前記兼用端子の状態
および前記兼用端子以外の端子の端子状態をデコードす
る手段とを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の誤動作防止テスト回路であ
る。
る。
第１図は２つの通常モード回路と非通常モード回路で構
成されている。通常モード回路は２つあり、インバータ
１０２による入力回路とインノ・り１１２による入力回
路である。また、非通常モード回路はケート入力が電源
電圧となっているＰチャネルトランジスタ１０４．Ｎチ
ャネルトランジスタ１０５とインバータ１０６，１０７
による高電圧検知回路である。
成されている。通常モード回路は２つあり、インバータ
１０２による入力回路とインノ・り１１２による入力回
路である。また、非通常モード回路はケート入力が電源
電圧となっているＰチャネルトランジスタ１０４．Ｎチ
ャネルトランジスタ１０５とインバータ１０６，１０７
による高電圧検知回路である。
また、非通常モードの出力１１０をインバータ１０７の
出力と端子１１１の入力の論理積（ＮＡＮＤ １０８と
インバータ１０９）の出力としている。
出力と端子１１１の入力の論理積（ＮＡＮＤ １０８と
インバータ１０９）の出力としている。
通常モード時は端子１０１，１１１の印加電圧はグラン
ドレベルから電源電圧までの範囲に限定されるため、通
常モード信号の出力はロウレベル又はハイレベル比力と
なる。しかし、非通常モード信号１１０の出力は、Ｐチ
ャネルトランジスタ１０４がオフし、Ｎチャネルトラン
ジスタ１０５がオンしているためロウレベルのままであ
る。
ドレベルから電源電圧までの範囲に限定されるため、通
常モード信号の出力はロウレベル又はハイレベル比力と
なる。しかし、非通常モード信号１１０の出力は、Ｐチ
ャネルトランジスタ１０４がオフし、Ｎチャネルトラン
ジスタ１０５がオンしているためロウレベルのままであ
る。
非通常モード時は端子１０１に電源電圧より高い電圧を
印加する事により、非通常モード回路のＰチャネルトラ
ンジスタ１０４とＮチャネルトランジスタ１０５との両
方共にオン状態となり、Ｎチャネルトランジスタ１０５
のオン抵抗がＰチャネルトランジスタのオン抵抗より大
きくなる様にトランジスタザイスを設計しておくと非通
常モート信号１１０の出力はハイレベルとなる。
印加する事により、非通常モード回路のＰチャネルトラ
ンジスタ１０４とＮチャネルトランジスタ１０５との両
方共にオン状態となり、Ｎチャネルトランジスタ１０５
のオン抵抗がＰチャネルトランジスタのオン抵抗より大
きくなる様にトランジスタザイスを設計しておくと非通
常モート信号１１０の出力はハイレベルとなる。
ところでこの様な構造の端子をある応用にかきって説明
する。
する。
端子１０１をワンタイムＦＲＯＭのＦＲＯＭ書き込み／
読み出しモード入力機能を持たせると、端子１０１を電
源電圧より高い電圧を印加する事でＦＲＯＭ書き込み／
読み出しモード（非通常モード）となる。
読み出しモード入力機能を持たせると、端子１０１を電
源電圧より高い電圧を印加する事でＦＲＯＭ書き込み／
読み出しモード（非通常モード）となる。
ここで端子１０１に抵抗１１４．コンデンサ１】５を付
加した応用を考えた時、電源電圧が急激に低下した場合
疑似的に端子１０１の電圧が上昇した事となるため誤ま
ってワンタイムＦＲＯＭのＦＲＯＭ書き込み／読み出し
モードとなり、誤動作してしまう。端子１０１が通常の
電圧になればまた元の通りに動作するが、誤まってワン
タイムＦ ＲＯＭの書き込みモードとなりワンタイムＦ
ＲＯＭに正しく書き込まれたデータが破壊される恐れも
ある。この場合は、端子１０１が通常の電圧になっても
元の通りには動作しなくなる。そこて、端子１１１を利
用し上記誤動作およびワンタイムＦＲＯＭのデータ破壊
を防止する。端子１１１を通常動作時にロウレベル入力
固定とすれは非通常モード信号１１０は常にロウレベル
出力となり誤動作を防止できる。但し、端子１１１を常
にロウレベル入力固定とすると端子としての機能が失な
われる。そこで端子１１１の機能としてリセット機能を
選べば、通常モートではロウレベル入力のままで良く、
リセットをかけたい時だけハイレベル入力すれば良い。
加した応用を考えた時、電源電圧が急激に低下した場合
疑似的に端子１０１の電圧が上昇した事となるため誤ま
ってワンタイムＦＲＯＭのＦＲＯＭ書き込み／読み出し
モードとなり、誤動作してしまう。端子１０１が通常の
電圧になればまた元の通りに動作するが、誤まってワン
タイムＦ ＲＯＭの書き込みモードとなりワンタイムＦ
ＲＯＭに正しく書き込まれたデータが破壊される恐れも
ある。この場合は、端子１０１が通常の電圧になっても
元の通りには動作しなくなる。そこて、端子１１１を利
用し上記誤動作およびワンタイムＦＲＯＭのデータ破壊
を防止する。端子１１１を通常動作時にロウレベル入力
固定とすれは非通常モード信号１１０は常にロウレベル
出力となり誤動作を防止できる。但し、端子１１１を常
にロウレベル入力固定とすると端子としての機能が失な
われる。そこで端子１１１の機能としてリセット機能を
選べば、通常モートではロウレベル入力のままで良く、
リセットをかけたい時だけハイレベル入力すれば良い。
第３図は、本発明の第２の実施例の誤動作防止テスト回
路である。
路である。
第３図は２つの通常モード回路と１つの非通常モード回
路で構成されている。通常モード回路は２つありインバ
ータ３０２による入力回路とインバータ３０９による入
力回路である。
路で構成されている。通常モード回路は２つありインバ
ータ３０２による入力回路とインバータ３０９による入
力回路である。
また、非通常モード回路はゲート入力が電源電圧となっ
ているＰチャネルトランジスタ３０４゜Ｎチャネルトラ
ンジスタ３０５とインバータ３０６゜３０７による高電
圧検知回路と、同じくゲート入力が電源電圧となってい
るＰチャネルトランジスタ３１１． Ｎチャネルトラン
ジスタ３１２とインバータ３１３，３１４による高電圧
検知回路と上記２種の高電圧検知回路の出力の論理積（
ＮＡＮＤ３１５．インバータ３１６）を非通常モード信
号３１７とする。この回路では端子３０１，３０８が同
時に電源電圧より高電圧となった時だけ非通常モード信
号３１７がハイレベルとなる様になっている。
ているＰチャネルトランジスタ３０４゜Ｎチャネルトラ
ンジスタ３０５とインバータ３０６゜３０７による高電
圧検知回路と、同じくゲート入力が電源電圧となってい
るＰチャネルトランジスタ３１１． Ｎチャネルトラン
ジスタ３１２とインバータ３１３，３１４による高電圧
検知回路と上記２種の高電圧検知回路の出力の論理積（
ＮＡＮＤ３１５．インバータ３１６）を非通常モード信
号３１７とする。この回路では端子３０１，３０８が同
時に電源電圧より高電圧となった時だけ非通常モード信
号３１７がハイレベルとなる様になっている。
以上説明したように本発明は、非通常モード信号を１つ
の兼用端子の状態たけでなく別の独立した端子の状態を
もデコードする様にしたので電源電圧が急激（外付は抵
抗とコンデンサの時定数の１０倍以上のスピード）に低
下し、てもテストモードに入らず誤動作を防止できる効
果を有する。
の兼用端子の状態たけでなく別の独立した端子の状態を
もデコードする様にしたので電源電圧が急激（外付は抵
抗とコンデンサの時定数の１０倍以上のスピード）に低
下し、てもテストモードに入らず誤動作を防止できる効
果を有する。
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図、第３図は第２の実施例の回路図である。 １．０１，１１１，２０１，３０１，３０８・・・・・
・端子、１０２．１０６，１０７，１０９，１１２，２
０２゜２０６．２０７，３０２，３０６，３０７，３０
９゜３１３．３１４，３１６・・・・・・インバータ、
１０４゜２０４．３０４，３１１・・・Ｐチャネルトラ
ンジスタ、１０５，２０５，３０５，３１２・・・・・
Ｎチャネルトランジスタ、１１４，２１１，３１８，３
２０・・・・抵抗、１１５，２１２，３１９，３２１・
・・・・・コンデンサ、１０８，３１５・・・・・・Ｎ
ＡＮＤケート、１０３゜１１３．２０３，３０３，３１
０・・・・・・通常モード信号、１１０，２０８，３１
７・・・・・・非通常モード信号。 代理人 弁理士 内 原 晋
回路図、第３図は第２の実施例の回路図である。 １．０１，１１１，２０１，３０１，３０８・・・・・
・端子、１０２．１０６，１０７，１０９，１１２，２
０２゜２０６．２０７，３０２，３０６，３０７，３０
９゜３１３．３１４，３１６・・・・・・インバータ、
１０４゜２０４．３０４，３１１・・・Ｐチャネルトラ
ンジスタ、１０５，２０５，３０５，３１２・・・・・
Ｎチャネルトランジスタ、１１４，２１１，３１８，３
２０・・・・抵抗、１１５，２１２，３１９，３２１・
・・・・・コンデンサ、１０８，３１５・・・・・・Ｎ
ＡＮＤケート、１０３゜１１３．２０３，３０３，３１
０・・・・・・通常モード信号、１１０，２０８，３１
７・・・・・・非通常モード信号。 代理人 弁理士 内 原 晋
Claims (1)
- ＬＳＩの端子にＬＳＩを非通常動作モード状態にする機
能を備えた兼用端子と、前記兼用端子の状態および前記
兼用端子以外の端子の端子状態をデコードする手段を備
えたことを特徴とする特徴とする誤動作防止テスト回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188556A JPH0474980A (ja) | 1990-07-17 | 1990-07-17 | 誤動作防止テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188556A JPH0474980A (ja) | 1990-07-17 | 1990-07-17 | 誤動作防止テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474980A true JPH0474980A (ja) | 1992-03-10 |
Family
ID=16225762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188556A Pending JPH0474980A (ja) | 1990-07-17 | 1990-07-17 | 誤動作防止テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056694A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | 半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261976A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | テスト入力回路 |
| JPS6342483A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 半導体装置のテスト回路 |
-
1990
- 1990-07-17 JP JP2188556A patent/JPH0474980A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261976A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | テスト入力回路 |
| JPS6342483A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 半導体装置のテスト回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056694A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | 半導体メモリ装置 |
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