JPH0475364A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPH0475364A JPH0475364A JP19163490A JP19163490A JPH0475364A JP H0475364 A JPH0475364 A JP H0475364A JP 19163490 A JP19163490 A JP 19163490A JP 19163490 A JP19163490 A JP 19163490A JP H0475364 A JPH0475364 A JP H0475364A
- Authority
- JP
- Japan
- Prior art keywords
- input
- array
- pla
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、プログラマブルロジックアレイに関するも
のである。
のである。
第２図は従来のプログフマブ〃ロジックプレイｃ以下Ｐ
ＬＡと記す）の構成を示すブロック図である０図におい
て、（１）は入力デコーダ、（２）はＡＮＰアレイ、（
３）はＯＲアレイ、（４）はフィードバックレジスタ、
（５）は出力レジスタ、（７）はＰＬＡである。
ＬＡと記す）の構成を示すブロック図である０図におい
て、（１）は入力デコーダ、（２）はＡＮＰアレイ、（
３）はＯＲアレイ、（４）はフィードバックレジスタ、
（５）は出力レジスタ、（７）はＰＬＡである。
次に動作について説明する。
今、フィードバックレジスタ（４） Ｋは、ある値が保
持されているとする。この値と外部から入力される入力
信号は入力デコーダ（１）を通ってＡＮＤ７レイ（２）
に入力される。これによって、論理積項全生成する。そ
してそれをＯＲプレイ（３）に入力することにより論理
和をとって出力信号を得る。この出力信Ｊ８−はフィー
ドバックレジスタ（４）及び出力レジスタ（５）に入力
されて外部に信号を伝える。
持されているとする。この値と外部から入力される入力
信号は入力デコーダ（１）を通ってＡＮＤ７レイ（２）
に入力される。これによって、論理積項全生成する。そ
してそれをＯＲプレイ（３）に入力することにより論理
和をとって出力信号を得る。この出力信Ｊ８−はフィー
ドバックレジスタ（４）及び出力レジスタ（５）に入力
されて外部に信号を伝える。
従来のＰＬＡは以上のように構成されているので、１組
の入力信号に対して１組の出力信号しか生成されなかっ
た。状態遷移を制御する系にＰＬＡを用いた場合、ＰＬ
Ａの値が確定される過程に入力信号が変化して別の状態
に定文されても即座に対処できなかった。また、そのよ
うな構成のところにＰＬＡを用いるのは不向きであった
。
の入力信号に対して１組の出力信号しか生成されなかっ
た。状態遷移を制御する系にＰＬＡを用いた場合、ＰＬ
Ａの値が確定される過程に入力信号が変化して別の状態
に定文されても即座に対処できなかった。また、そのよ
うな構成のところにＰＬＡを用いるのは不向きであった
。
この発明は上記のような問題点を解消するためになされ
たもので、即座に対処可能なＰＬＡを得ることを目的と
する。
たもので、即座に対処可能なＰＬＡを得ることを目的と
する。
この発明にかかるＰＬＡはＡＮＤアレイｔ１つに対して
ＯＲアレイを複数個備え、それらの出力のうちの１つを
選択する手段を備えたものであシ、早く決定される入力
信号はＰＬＡの入力とし、遅く決定する入力信号はＰＬ
Ａの出力を選択するようにしたものである。
ＯＲアレイを複数個備え、それらの出力のうちの１つを
選択する手段を備えたものであシ、早く決定される入力
信号はＰＬＡの入力とし、遅く決定する入力信号はＰＬ
Ａの出力を選択するようにしたものである。
この発明にがかるＰＬＡは、複数個の出力を有するので
、状態遷移を制御する系に使用することが可能となる。
、状態遷移を制御する系に使用することが可能となる。
第１図はこの発明の一実施例によるＰＬＡの構成を示す
ブロック図である。図において、＜１） 、 ｔ２）。
ブロック図である。図において、＜１） 、 ｔ２）。
（４） 、 （５） 、 （７）は第２図の従来例に示
したものと同等であるので説明を省略する。（３ａ）、
（３ｂ）はＯＲアレイ、（６）ｒｉマルチプレクサであ
る。
したものと同等であるので説明を省略する。（３ａ）、
（３ｂ）はＯＲアレイ、（６）ｒｉマルチプレクサであ
る。
次に動作について説明する。
今、フィードバックレジスタ（４）には、ある値が保持
されているとする。この値と外部から入力される入力信
号は入力デコーダ（１）を通ってＡＮＤアレイ（２１Ｋ
入力される。これによって、論理積項を生成する。そし
て生成した論理積項をそれぞれＯＲプレイ（３ａ）、（
３ｂ）に入力し、論理和をとって２程類の出力信号を得
る。これらの出力信号はマルチプレクサ（６）でＰ Ｌ
Ａ （７）の入力信号確定後に決定する制御信号によ
って選択される０選択された信−８はフィードバックレ
ジスタ（４）及び出力レジスタ（５）に入力されて外部
に信号を伝える。
されているとする。この値と外部から入力される入力信
号は入力デコーダ（１）を通ってＡＮＤアレイ（２１Ｋ
入力される。これによって、論理積項を生成する。そし
て生成した論理積項をそれぞれＯＲプレイ（３ａ）、（
３ｂ）に入力し、論理和をとって２程類の出力信号を得
る。これらの出力信号はマルチプレクサ（６）でＰ Ｌ
Ａ （７）の入力信号確定後に決定する制御信号によ
って選択される０選択された信−８はフィードバックレ
ジスタ（４）及び出力レジスタ（５）に入力されて外部
に信号を伝える。
なお、上記の実施例では、２つのＯＲアレイ（３ａ）、
（ｓｂ）の場合について説明したがそれ以上の場合でも
上記実施例と同様の効果を得る。
（ｓｂ）の場合について説明したがそれ以上の場合でも
上記実施例と同様の効果を得る。
以上のように、この発明によればＰＬＡのＡＮＤアレイ
１つに対して複数個のＯＲアレイを備えて、それらの出
力をマルチプレクサによって選択して所望の出力信号を
得るようにしている。そして、早く決定される信号をＰ
ＬＡの入力信号とし、遅く決定される信号をマルチプレ
クサの制御信号としている。従って、ＰＬＡの入力が確
定した後、ＰＬＡの出力が確定する途中に条件が変化す
るような論理構成であっても即座に対処可能となる。
１つに対して複数個のＯＲアレイを備えて、それらの出
力をマルチプレクサによって選択して所望の出力信号を
得るようにしている。そして、早く決定される信号をＰ
ＬＡの入力信号とし、遅く決定される信号をマルチプレ
クサの制御信号としている。従って、ＰＬＡの入力が確
定した後、ＰＬＡの出力が確定する途中に条件が変化す
るような論理構成であっても即座に対処可能となる。
すなわち、状態遷移を制御する系に使用することが可能
となる。また、ＰＬＡのＡＮＤアレイはユつであるので
レイアウト面積を抑えることができる０
となる。また、ＰＬＡのＡＮＤアレイはユつであるので
レイアウト面積を抑えることができる０
第１図はこの発明の一実施例によるＰＬＡの構成を示す
ブロック図、第２図は従来のＰＬＡの構成を示すブロッ
ク図である。 図において、（１）は入力デコーダ、（２）はＡＮＤア
レイ、（３ａ）、（３ｂ）はＯＲアレイ、（４）はフィ
ードバラクレジスタ、（５）は出力レジスタ、（６）ｕ
マルチプレクサ、（７）はＰＬＡである。 なお、図中、同一符号は同一、又は相当部分をボす。
ブロック図、第２図は従来のＰＬＡの構成を示すブロッ
ク図である。 図において、（１）は入力デコーダ、（２）はＡＮＤア
レイ、（３ａ）、（３ｂ）はＯＲアレイ、（４）はフィ
ードバラクレジスタ、（５）は出力レジスタ、（６）ｕ
マルチプレクサ、（７）はＰＬＡである。 なお、図中、同一符号は同一、又は相当部分をボす。
Claims (1)
- Ｎ個（Ｎ＞Ｏ）の入力信号を受け取り、Ｌ個（Ｌ＞Ｏ）
の論理積項を生成するＡＮＰアレイとＬ個の論理積項を
入力としてＭ個（Ｍ＞Ｏ）の論理和を出力するプログラ
マブルロジックアレイにおいて、１つのＡＮＤアレイに
少なくとも２組のＯＲアレイを備えて、１組の入力信号
に対して出力した少なくとも２組の出力信号のうちの一
つを選択する手段を備えたプログラマブルロジツクアレ
イ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19163490A JPH0475364A (ja) | 1990-07-17 | 1990-07-17 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19163490A JPH0475364A (ja) | 1990-07-17 | 1990-07-17 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475364A true JPH0475364A (ja) | 1992-03-10 |
Family
ID=16277920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19163490A Pending JPH0475364A (ja) | 1990-07-17 | 1990-07-17 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0475364A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374789B2 (en) | 1999-12-16 | 2002-04-23 | Kawasaki Jukogyo Kabushiki Kaisha | Cam shaft driving structure of SOHC V-type engine |
| EP1609959A2 (en) | 2004-06-21 | 2005-12-28 | Yamaha Hatsudoki Kabushiki Kaisha | Engine |
| EP1676982A1 (en) | 2004-12-28 | 2006-07-05 | HONDA MOTOR CO., Ltd. | Cam drive gear and valve operating system drive gear for engine |
-
1990
- 1990-07-17 JP JP19163490A patent/JPH0475364A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374789B2 (en) | 1999-12-16 | 2002-04-23 | Kawasaki Jukogyo Kabushiki Kaisha | Cam shaft driving structure of SOHC V-type engine |
| EP1609959A2 (en) | 2004-06-21 | 2005-12-28 | Yamaha Hatsudoki Kabushiki Kaisha | Engine |
| US7455039B2 (en) | 2004-06-21 | 2008-11-25 | Yamaha Motor Co., Ltd. | Engine |
| EP1676982A1 (en) | 2004-12-28 | 2006-07-05 | HONDA MOTOR CO., Ltd. | Cam drive gear and valve operating system drive gear for engine |
| US7156060B2 (en) | 2004-12-28 | 2007-01-02 | Honda Motor Co., Ltd. | Cam drive gear and valve operating system drive gear for engine |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2866606B2 (ja) | 命令実行順の回転式優先順位選択回路 | |
| JP2548852B2 (ja) | プログラマブル論理セル | |
| JPH06103161A (ja) | データを組合せるためのデータ・フィールド合成器 | |
| CA1267230A (en) | Selective operation of processing elements in a single instruction, multiple stream (simd) computer system | |
| JPH0475364A (ja) | プログラマブルロジツクアレイ | |
| US5081607A (en) | Arithmetic logic unit | |
| EP0327285B1 (en) | Numerical control apparatus | |
| JPH0354489B2 (ja) | ||
| US5123096A (en) | Data processor with addressing mode decoding function | |
| US4336602A (en) | Network for generating modified microcode addresses | |
| US4254471A (en) | Binary adder circuit | |
| JPS62145326A (ja) | マイクロプログラム制御回路 | |
| JPH05276019A (ja) | プログラマブル・ロジックアレイ回路 | |
| US5499376A (en) | High speed mask and logical combination operations for parallel processor units | |
| JPH0125094B2 (ja) | ||
| JPH04326617A (ja) | 信号切替回路 | |
| JPH04103213A (ja) | マルチプレクサ回路 | |
| JPH02132522A (ja) | マイクロプログラム制御装置 | |
| JPS59123039A (ja) | キ−信号発生装置 | |
| JPH04330519A (ja) | 乗算回路 | |
| JPS59116803A (ja) | シ−ケンス制御装置 | |
| JPH0540615A (ja) | 入力操作テーブルを用いた入力処理設定装置 | |
| JPS5627453A (en) | Address control system | |
| JPS60149222A (ja) | 論理回路 | |
| JPH04128934A (ja) | マイクロプロセッサ |