JPH0475377A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0475377A JPH0475377A JP2190139A JP19013990A JPH0475377A JP H0475377 A JPH0475377 A JP H0475377A JP 2190139 A JP2190139 A JP 2190139A JP 19013990 A JP19013990 A JP 19013990A JP H0475377 A JPH0475377 A JP H0475377A
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- JP
- Japan
- Prior art keywords
- transistors
- delay
- channel
- gate
- circuit
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はマスタスライス方式の半導体集積回路に関する
。
。
［従来の技術］
従来、ゲートアレイと称されるマスタスライス方式の半
導体集積回路は、セミカスタムＩＣとして使用されてい
る。この半導体集積回路は、例えば第７図に示すように
、予め半導体基板内に外部入出カブロック及び基本内部
セルブロック４２等の基本セルをアレイ状に配置したゲ
ートアレイチップ４１を準備して、ユーザの機能設計に
従ってゲート又は拡散領域をアルミニウム等で接続する
ことにより、所望の回路を実現するものである。
導体集積回路は、セミカスタムＩＣとして使用されてい
る。この半導体集積回路は、例えば第７図に示すように
、予め半導体基板内に外部入出カブロック及び基本内部
セルブロック４２等の基本セルをアレイ状に配置したゲ
ートアレイチップ４１を準備して、ユーザの機能設計に
従ってゲート又は拡散領域をアルミニウム等で接続する
ことにより、所望の回路を実現するものである。
この種のゲートアレイは、素子形成技術の進歩による素
子サイズの微細化に伴って、年々高速化される傾向にあ
る。
子サイズの微細化に伴って、年々高速化される傾向にあ
る。
［発明が解決しようとする課題］
しかしながら、ゲートアレイの高速化が進むと、ゲート
１投出たりの遅延時間が短くなるため、逆に大きな遅延
量を必要とする遅延回路を構成する場合には、多くの内
部セルを多段に直列接続しなければならないという問題
点がある。
１投出たりの遅延時間が短くなるため、逆に大きな遅延
量を必要とする遅延回路を構成する場合には、多くの内
部セルを多段に直列接続しなければならないという問題
点がある。
例えば、第８図に示すように、等価抵抗が１．１ＧｋΩ
のＰチャネルトランジスタ５１ａと、等価抵抗が１．０
３にΩのＮチャネルトランジスタ５１ｂとからなるイン
バータ５１の入力容量５２が０．１１１ｉ４ｐＦである
場合、このインバータ５１による伝搬遅延時間は、略１
ｎｓとなるので、これを多段に接続して、例えば２６Ｅ
ｉＯｎｓの遅延時間を得るためには、図示のように、２
ＧＩｌｉＯ段のインバータ５１を直列に接続する必要が
ある。
のＰチャネルトランジスタ５１ａと、等価抵抗が１．０
３にΩのＮチャネルトランジスタ５１ｂとからなるイン
バータ５１の入力容量５２が０．１１１ｉ４ｐＦである
場合、このインバータ５１による伝搬遅延時間は、略１
ｎｓとなるので、これを多段に接続して、例えば２６Ｅ
ｉＯｎｓの遅延時間を得るためには、図示のように、２
ＧＩｌｉＯ段のインバータ５１を直列に接続する必要が
ある。
したがって、従来のこの種の半導体集積回路では、大き
な遅延時間を有する遅延回路を実現するのが困難である
という問題点があった。
な遅延時間を有する遅延回路を実現するのが困難である
という問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
多数の内部セルを使用することなく、任意の遅延量の遅
延回路を実現することができるマスタスライス方式の半
導体集積回路を提供することを目的とする。
多数の内部セルを使用することなく、任意の遅延量の遅
延回路を実現することができるマスタスライス方式の半
導体集積回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路は、所定チヤネル長及び所
定チャネル幅の複数のトランジスタからなる複数の基本
内部セルブロックと、これらの基本内部セルブロック間
を接続する配線領域とを有するマスタスライス方式の半
導体集積回路において、前記基本内部セルブロックを構
成するトランジスタとはそのチャネル長及びチャネル幅
の少なくとも一方が異なったトランジスタと、このトラ
ンジスタに接続される容量素子とを有する遅延ゲート用
セルを備えたことを特徴とする。
定チャネル幅の複数のトランジスタからなる複数の基本
内部セルブロックと、これらの基本内部セルブロック間
を接続する配線領域とを有するマスタスライス方式の半
導体集積回路において、前記基本内部セルブロックを構
成するトランジスタとはそのチャネル長及びチャネル幅
の少なくとも一方が異なったトランジスタと、このトラ
ンジスタに接続される容量素子とを有する遅延ゲート用
セルを備えたことを特徴とする。
［作用コ
本発明によれば、基本内部セルプロ・ツクのトランジス
タとはチャネル長及びチャネル幅の少なくとも一方が異
なるトランジスタと、容量素子とによって遅延ゲート用
セルブロックが構成されているので、遅延ゲート用セル
ブロックの出力インピーダンスを、前記基本内部セルブ
ロックのそれよりも十分に大きく設定することができる
。このため、この遅延ゲート用セルブロックを使用して
遅延回路を構成することにより、少ないセル数で任意の
遅延量の遅延回路を構成することができる。
タとはチャネル長及びチャネル幅の少なくとも一方が異
なるトランジスタと、容量素子とによって遅延ゲート用
セルブロックが構成されているので、遅延ゲート用セル
ブロックの出力インピーダンスを、前記基本内部セルブ
ロックのそれよりも十分に大きく設定することができる
。このため、この遅延ゲート用セルブロックを使用して
遅延回路を構成することにより、少ないセル数で任意の
遅延量の遅延回路を構成することができる。
また、ゲート回路等の後段に本発明の遅延ゲート用セル
ブロックを接続することにより、ゲート回路の出力の立
ち上がりと立ち下がりの時間差を調整することも可能で
ある。
ブロックを接続することにより、ゲート回路の出力の立
ち上がりと立ち下がりの時間差を調整することも可能で
ある。
［実施例コ
以下、添付の図面に基づいて本発明の実施例について説
明する。
明する。
第１図は本発明の実施例に係るマスタスレーブ方式の半
導体集積回路を示す模式図である。
導体集積回路を示す模式図である。
第１図において、ゲートアレイチップ１は、内部にアレ
イ状に配置された複数の基本内部セルブロック２と遅延
ゲート用セル３とから構成されている。遅延ゲート用セ
ル３は、基本内部セルブロック２の間に数ブロックおき
に配置されたもので、基本内部セルブロック２とは異な
る形状を有している。
イ状に配置された複数の基本内部セルブロック２と遅延
ゲート用セル３とから構成されている。遅延ゲート用セ
ル３は、基本内部セルブロック２の間に数ブロックおき
に配置されたもので、基本内部セルブロック２とは異な
る形状を有している。
第２図は遅延ゲート用セル３の平面図である。
即ち、入力線１１は、Ｐチャネルトランジスタ４ａのゲ
ート１２ｇと、Ｎチャネルトランジスタ４ｂのゲート１
３ｇとに接続されている。トランジスタ４ａｔ４ｂのド
レイ：／１２ｄ、１３ｄは、相互に接続されると共に、
次段のＰチャネルトランジ、スタ５ａのゲート１４ｇと
、Ｎチャネルトランジスタ５ｂのゲート１５ｇとに接続
されている。
ート１２ｇと、Ｎチャネルトランジスタ４ｂのゲート１
３ｇとに接続されている。トランジスタ４ａｔ４ｂのド
レイ：／１２ｄ、１３ｄは、相互に接続されると共に、
次段のＰチャネルトランジ、スタ５ａのゲート１４ｇと
、Ｎチャネルトランジスタ５ｂのゲート１５ｇとに接続
されている。
これらのトランジスタ５ ａ ＋ ５ ｂのドレイン１
４ｄ、１５ｄは出力線１６に共通接続されている。
４ｄ、１５ｄは出力線１６に共通接続されている。
更に、Ｐチャネルトランジスタ４ａ、５ａのソース１２
ｓ、 １４ ｓは、ＶＤＤ線１７に共通接続され、
Ｎチャネルトランジスタ４ｂ、５ｂのソース１３ｓ、１
５ｓは、ＧＮＤ線１８に共通に接続されている。
ｓ、 １４ ｓは、ＶＤＤ線１７に共通接続され、
Ｎチャネルトランジスタ４ｂ、５ｂのソース１３ｓ、１
５ｓは、ＧＮＤ線１８に共通に接続されている。
一方、トランジスタ４ａ、４ｂの共通ドレインには容量
素子６が接続されている。この容量素子６は、拡散層領
域２１上にポリシリコン２２を形成して構成され、ポリ
シリコン２２が上記共通ドレインに接続され、拡散層領
域２１がＧＮＤ線１９に接続されたものとなっている。
素子６が接続されている。この容量素子６は、拡散層領
域２１上にポリシリコン２２を形成して構成され、ポリ
シリコン２２が上記共通ドレインに接続され、拡散層領
域２１がＧＮＤ線１９に接続されたものとなっている。
なお、図中２０で示す記号は、コンタクト部を示してい
る。
る。
このような構成の遅延ゲート用セル３の回路図を第３図
に示す。
に示す。
即ち、このセル３は、トランジスタ４ａｔ４ｂからなる
インバータ４と、トランジスタ５ａ、５ｂからなるイン
バータ５とを縦続接続すると共に、その接続端と接地と
の間に容量素子６を接続して構成されたものとなってい
る。なお、各インバータ４，５の入力端に存在する容量
は、入力容量７ａ＋７ｂである。
インバータ４と、トランジスタ５ａ、５ｂからなるイン
バータ５とを縦続接続すると共に、その接続端と接地と
の間に容量素子６を接続して構成されたものとなってい
る。なお、各インバータ４，５の入力端に存在する容量
は、入力容量７ａ＋７ｂである。
ここで、この遅延ゲート用セル３におけるＰチャネルト
ランジスタ４ａ、５ａのチャネル長ＬＰ及びＮチャネル
トランジスタ４ｂ、５ｂのチャネル長しＮは、基本内部
セルブロック２を構成するトランジスタのそれよりも大
きく設定されており、また、同じくチャネル幅Ｗｐ 、
Ｗｓは、基本内部セルフロック２を構成するトランジス
タのそれよりも小さく設定されている。このため、セル
３におけるトランジスタの電流駆動能力は、他の基本内
部セルブロック２のトランジスタよりも小さい。
ランジスタ４ａ、５ａのチャネル長ＬＰ及びＮチャネル
トランジスタ４ｂ、５ｂのチャネル長しＮは、基本内部
セルブロック２を構成するトランジスタのそれよりも大
きく設定されており、また、同じくチャネル幅Ｗｐ 、
Ｗｓは、基本内部セルフロック２を構成するトランジス
タのそれよりも小さく設定されている。このため、セル
３におけるトランジスタの電流駆動能力は、他の基本内
部セルブロック２のトランジスタよりも小さい。
したがって、トランジスタ４ａ、４ｂ、５ａ、５ｂのオ
ン抵抗を、基本内部セルブロック２を構成するトランジ
スタのそれよりも大きくすることができる。また、これ
らのトランジスタ４ａ、４ｂ。
ン抵抗を、基本内部セルブロック２を構成するトランジ
スタのそれよりも大きくすることができる。また、これ
らのトランジスタ４ａ、４ｂ。
５ ａ ＋ ５ ｂと、配線領域に配置された拡散層領
域２１及びポリシリコン２２で構成した容量素子６とを
接続することにより、更に大きな遅延時間を得ることが
できる。
域２１及びポリシリコン２２で構成した容量素子６とを
接続することにより、更に大きな遅延時間を得ることが
できる。
いま、トランジスタのキャリアの移動度μを２００ ｃ
ｍ２／ ’ｈｓ １ゲートの単位面積当たりの容量ＣＯ
Ｘを９．ｌ１ｉ７５Ｘ １０−’ｐＦ ／μぜ、ドレイ
ン・ソース間電圧ｖｎｓを５ｖ１しきい値電圧ＶＴＰ＝
−１，０’Ｊ 。
ｍ２／ ’ｈｓ １ゲートの単位面積当たりの容量ＣＯ
Ｘを９．ｌ１ｉ７５Ｘ １０−’ｐＦ ／μぜ、ドレイ
ン・ソース間電圧ｖｎｓを５ｖ１しきい値電圧ＶＴＰ＝
−１，０’Ｊ 。
ＶＴＮ＝１．Ｏｖ、ゲート・ソース間電圧ｌＶＯ３１＝
５ｖとし、基本内部セルブロック２を構成するトランジ
スタのチャネル長をＬｐ ＝ １．８μ１ｎｓＬｓ＝
１．１３μｍとし、チャネル幅をＷｐ ＝５０μｍ Ｎ
ＷＮ＝５０μｍと設定すると、基本内部セルブロック２
の駆動インピーダンスは、ＺＰ：１．ＩＧｋΩ、ＺＮ＝
１．０３にΩとなり、基本内部セルブロック２の入力容
量は、Ｃｐ ＝ ０．０８７１） ＦＩＣｓ ＝ｏ、０
７７ ｐ Ｆであるから、Ｃｇ ＝ Ｃｐ ＋ Ｃｓ
＝０．１Ｇ４１） Ｆとなる。
５ｖとし、基本内部セルブロック２を構成するトランジ
スタのチャネル長をＬｐ ＝ １．８μ１ｎｓＬｓ＝
１．１３μｍとし、チャネル幅をＷｐ ＝５０μｍ Ｎ
ＷＮ＝５０μｍと設定すると、基本内部セルブロック２
の駆動インピーダンスは、ＺＰ：１．ＩＧｋΩ、ＺＮ＝
１．０３にΩとなり、基本内部セルブロック２の入力容
量は、Ｃｐ ＝ ０．０８７１） ＦＩＣｓ ＝ｏ、０
７７ ｐ Ｆであるから、Ｃｇ ＝ Ｃｐ ＋ Ｃｓ
＝０．１Ｇ４１） Ｆとなる。
一方、遅延ゲート用セル３を構成するトランジスタのチ
ャネル長をＬＰ＝１８μｍ１ＬＮ＝ｌＢμｍとし、チャ
ネル幅をＷＰ＝５μｍ１ＷＮ＝５μｍと設定すると、遅
延ゲート用セル３の駆動インピーダンスは、Ｚｐ ＝７
２．７にΩ、Ｚ Ｎ＝１０３．３５にΩと基本内部セル
ブロック２のそれよりも十分に大きな値となるが、入力
容量は変わらず、Ｃｇ二０．１８４ｐＦとなる。更に、
遅延ゲートセル３に設けられた配線領域に拡散層領域２
１とポリシリコン２２とで構成された容量素子６の幅を
ａ＝３０μｍ１長さをｂ＝１５０μｍとすると、その面
積は、４５００μ♂となり、容量素子６の容量ＣＥＸＴ
は４．３５ｐＦとなる。
ャネル長をＬＰ＝１８μｍ１ＬＮ＝ｌＢμｍとし、チャ
ネル幅をＷＰ＝５μｍ１ＷＮ＝５μｍと設定すると、遅
延ゲート用セル３の駆動インピーダンスは、Ｚｐ ＝７
２．７にΩ、Ｚ Ｎ＝１０３．３５にΩと基本内部セル
ブロック２のそれよりも十分に大きな値となるが、入力
容量は変わらず、Ｃｇ二０．１８４ｐＦとなる。更に、
遅延ゲートセル３に設けられた配線領域に拡散層領域２
１とポリシリコン２２とで構成された容量素子６の幅を
ａ＝３０μｍ１長さをｂ＝１５０μｍとすると、その面
積は、４５００μ♂となり、容量素子６の容量ＣＥＸＴ
は４．３５ｐＦとなる。
したがって、基本内部セルブロック２の時定数と、本実
施例の遅延ゲート用セル３の時定数とを夫々τ１．τ２
とすると、Ｐチャネルトランジスタの時定数については
、τ１ ＝１．ＩＥｉｋΩＸ Ｏ，ｌＧ４１） Ｆ ＝
０．１９ｎｓ１ｆ＝ ＝７２．７にΩＸ ４．３５１）
Ｆ ＝３１６．２ｎｓ 、 Ｎチャネルトランジスタ
の時定数については、Ｔ、＝１．０３にΩＸ０．１１１
ｆ４ｐＦ ＝０．１６９ｎｓ １Ｔ２ ＝１０３．３５
にΩＸ ４．３５ｐＦ＝ ４４９Ｊｎｓとなり、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタの時定数
の比は、夫々τ２／τ、＝１１１ｉ１１ｉ４（Ｐチャネ
ルトランジスタ）、τ２／τ１ ＝２６８０ （Ｎチャ
ネルトランジスタ）となる。
施例の遅延ゲート用セル３の時定数とを夫々τ１．τ２
とすると、Ｐチャネルトランジスタの時定数については
、τ１ ＝１．ＩＥｉｋΩＸ Ｏ，ｌＧ４１） Ｆ ＝
０．１９ｎｓ１ｆ＝ ＝７２．７にΩＸ ４．３５１）
Ｆ ＝３１６．２ｎｓ 、 Ｎチャネルトランジスタ
の時定数については、Ｔ、＝１．０３にΩＸ０．１１１
ｆ４ｐＦ ＝０．１６９ｎｓ １Ｔ２ ＝１０３．３５
にΩＸ ４．３５ｐＦ＝ ４４９Ｊｎｓとなり、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタの時定数
の比は、夫々τ２／τ、＝１１１ｉ１１ｉ４（Ｐチャネ
ルトランジスタ）、τ２／τ１ ＝２６８０ （Ｎチャ
ネルトランジスタ）となる。
ここで、出力レベルをＶ （ｔ） ＝ Ｖ ｏ ｅ −
” （立ち下がり） 、Ｖ（ｔ） ＝Ｖｏ （１ｅ−
”） （立ち上がり）と定義すれば、次段の入力スレ
ッショルド（ＶＴＲ）までの時間ｔ ｒ ＝ ｒ （！
ｎＶｏ ／ ＶＴＲ）（立ち下がり）、１．＝τ（ｊｎ
ＶＴ＋＋／Ｖｏ ） （立ち上がり）となり、時定数
τに比例するので、基本内部セルブロック２に対して遅
延ゲート用セル３は、立ち上がりで１６６４倍、立ち下
がりで２８ＧＯ倍の大きな遅延時間を得ることができる
。
” （立ち下がり） 、Ｖ（ｔ） ＝Ｖｏ （１ｅ−
”） （立ち上がり）と定義すれば、次段の入力スレ
ッショルド（ＶＴＲ）までの時間ｔ ｒ ＝ ｒ （！
ｎＶｏ ／ ＶＴＲ）（立ち下がり）、１．＝τ（ｊｎ
ＶＴ＋＋／Ｖｏ ） （立ち上がり）となり、時定数
τに比例するので、基本内部セルブロック２に対して遅
延ゲート用セル３は、立ち上がりで１６６４倍、立ち下
がりで２８ＧＯ倍の大きな遅延時間を得ることができる
。
第４図は、２人力ＮＯＲ回路３１の後段に、第３図に示
した遅延ゲート用セル３を接続した例を示す示す回路図
である。
した遅延ゲート用セル３を接続した例を示す示す回路図
である。
２人力ＮＯＲ回路３１では、Ｐチャネルトランジスタ３
１ａ、３１ｂが直列に、また、Ｎチャネルトランジスタ
３１ｃ、３１ｄが並列に夫々接続されているため、通常
のインバータに比べ、Ｐチャネルトランジスタの部分で
の出力インピーダンスが２倍、Ｎチャネルトランジスタ
の部分での出力インピーダンスが１／２倍になるので、
立ち上がり時間と、立ち下がり時間とに差がでてくる。
１ａ、３１ｂが直列に、また、Ｎチャネルトランジスタ
３１ｃ、３１ｄが並列に夫々接続されているため、通常
のインバータに比べ、Ｐチャネルトランジスタの部分で
の出力インピーダンスが２倍、Ｎチャネルトランジスタ
の部分での出力インピーダンスが１／２倍になるので、
立ち上がり時間と、立ち下がり時間とに差がでてくる。
また、出力負荷容量が増加するにつれて、立ち上がり時
間と立ち下がり時間の差は、益々大きくなる。
間と立ち下がり時間の差は、益々大きくなる。
しかしながら、この回路では、時定数が小さな基本内部
セルブロック２からなる２人力ＮＯＲ回路３１の後段に
、時定数が大きな遅延ゲート用セル３が接続されている
ので、２人力ＮＯＲ回路３１の出力の立ち上がり及び立
ち下がりの遅延時間は、殆ど遅延ゲート用セル３の遅延
時間によって決定され、常に一定の遅延時間を得ること
ができる。また、遅延ゲート用セル３の出力インピーダ
ンスをＰチャネル１ランジスタ及びＮチャネルトランジ
スタで同一に設定しておけば、立ち上がり及び立ち下が
り時間に差が生じることもない。
セルブロック２からなる２人力ＮＯＲ回路３１の後段に
、時定数が大きな遅延ゲート用セル３が接続されている
ので、２人力ＮＯＲ回路３１の出力の立ち上がり及び立
ち下がりの遅延時間は、殆ど遅延ゲート用セル３の遅延
時間によって決定され、常に一定の遅延時間を得ること
ができる。また、遅延ゲート用セル３の出力インピーダ
ンスをＰチャネル１ランジスタ及びＮチャネルトランジ
スタで同一に設定しておけば、立ち上がり及び立ち下が
り時間に差が生じることもない。
第５図は、２人力ＮＡＮＤ回路３２の後段に、第３図に
示した遅延ゲート用セル３を接続した例を示す回路図で
ある。
示した遅延ゲート用セル３を接続した例を示す回路図で
ある。
２人力ＮＡＮＤ回路３２では、Ｐチャネルトランジスタ
３２ａ、３２ｂが並列に、また、Ｎチャネルトランジス
タ３２ｃ、３２ｄが直列に夫々接続されているため、通
常のインバータに比べ、Ｐチャネルトランジスタの部分
での出力インピーダンスが１７２倍、Ｎチャネルトラン
ジスタの部分での出力インピーダンスが２倍となり、立
ち上がり及び立ち下がり時間は、前述した２人力ＮＯＲ
回路の場合とは逆の関係になる。しかし、この場合でも
前記と同様の作用により、一定の遅延時間を得ることが
できると共に、立ち上がり及び立ち下がり時間に差が生
じるのを防止することができる。
３２ａ、３２ｂが並列に、また、Ｎチャネルトランジス
タ３２ｃ、３２ｄが直列に夫々接続されているため、通
常のインバータに比べ、Ｐチャネルトランジスタの部分
での出力インピーダンスが１７２倍、Ｎチャネルトラン
ジスタの部分での出力インピーダンスが２倍となり、立
ち上がり及び立ち下がり時間は、前述した２人力ＮＯＲ
回路の場合とは逆の関係になる。しかし、この場合でも
前記と同様の作用により、一定の遅延時間を得ることが
できると共に、立ち上がり及び立ち下がり時間に差が生
じるのを防止することができる。
第６図は、Ｐチャネルトランジスタ３３ａ及びＮチャネ
ルトランジスタ３３ｂからなるインバータ３３と、Ｐチ
ャネルトランジスタ３４ａ及びＮチャネルトランジスタ
３４ｂからなるインバータ３４との間に、第３図に示し
た遅延ゲート用セル３を接続して遅延回路を構成した例
を示す回路図である。なお、ここで、Ｐチャネルトラン
ジスタ３３ａ、３４ａの出力インピーダンスは１．１６
にΩ、Ｎチャネルトランジスタ３３ｂ、３４ｂの出力イ
ンピーダンスは１．０３にΩ、インバータ回路３３゜３
４の入力容量は０．ＩＥｉ４ｐＦである。
ルトランジスタ３３ｂからなるインバータ３３と、Ｐチ
ャネルトランジスタ３４ａ及びＮチャネルトランジスタ
３４ｂからなるインバータ３４との間に、第３図に示し
た遅延ゲート用セル３を接続して遅延回路を構成した例
を示す回路図である。なお、ここで、Ｐチャネルトラン
ジスタ３３ａ、３４ａの出力インピーダンスは１．１６
にΩ、Ｎチャネルトランジスタ３３ｂ、３４ｂの出力イ
ンピーダンスは１．０３にΩ、インバータ回路３３゜３
４の入力容量は０．ＩＥｉ４ｐＦである。
この実施例では、ゲート１投出たりの遅延時間が、２８
ＢＩｎｓであるため、従来のゲート１投出たりの遅延時
間がｉｎｓの機能ブロックの２８８０段分の遅延時間を
得ることができる。従って、大きな遅延時間を実現しよ
うとする場合には、少ないセル数で構成することができ
、余ったセル数を他の有効な機能ブロックとして使用す
ることができる。
ＢＩｎｓであるため、従来のゲート１投出たりの遅延時
間がｉｎｓの機能ブロックの２８８０段分の遅延時間を
得ることができる。従って、大きな遅延時間を実現しよ
うとする場合には、少ないセル数で構成することができ
、余ったセル数を他の有効な機能ブロックとして使用す
ることができる。
［発明の効果］
以上述べたように、本発明によれば、基本内部セルブロ
ックのトランジスタとはチャネル長及びチャネル幅の少
なくとも一方が異なるトランジスタと容量素子とからな
る遅延ゲート用セルを新たに備えたので、この遅延ゲー
ト用セルを遅延回路として使用することにより、少ない
セル数で任意の遅延量が大きな遅延回路を構成すること
ができる。
ックのトランジスタとはチャネル長及びチャネル幅の少
なくとも一方が異なるトランジスタと容量素子とからな
る遅延ゲート用セルを新たに備えたので、この遅延ゲー
ト用セルを遅延回路として使用することにより、少ない
セル数で任意の遅延量が大きな遅延回路を構成すること
ができる。
また、上記遅延ゲート用セルを使用することにより、ゲ
ート回路の立ち上がり及び立ち下がり特性を任意に調整
することができるという効果を奏する。
ート回路の立ち上がり及び立ち下がり特性を任意に調整
することができるという効果を奏する。
第１図は本発明の実施例に係る半導体集積回路を示す模
式図、第２図は同半導体集積回路における遅延ゲート用
セルの平面図、第３図は同遅延ゲート用セルの回路図、
第４図は２人力ＮＯＲ回路の出力端に同遅延ゲート用セ
ルを接続した例を示す回路図、第５図は２人力ＮＡＮＤ
回路の出力端に同遅延ゲート用セルを接続した例を示す
回路図、第６図は同遅延ゲート用セルを遅延回路に使用
した例を示す回路図、第７図は従来のマスタスレーブ方
式の半導体集積回路を示す模式図、第８図はインバータ
回路を使用した従来の遅延回路の回路図である。 １．４１；ゲートアレイチップ、２，４２；基本内部セ
ルブロック、３；遅延ゲート用セル、４゜５．３３，３
４，５１；インバータ、６；容量素子、７ａ、７ｂ、５
２；入力容量、３１；２人力ＮＯＲ回路、３２；２人力
ＮＡＮＤ回路３１組１−ト用セル １６−山７］線 ２１１ＷＬ散贋ケＩ戎 第 図 ３、通１乏ケ゛−ト用ヒル 第 図 第 図 ４１タ ケ゛−ト了しくｊ−ソフ。 ４２； 基本内合北ルブロソク 第 ア 図
式図、第２図は同半導体集積回路における遅延ゲート用
セルの平面図、第３図は同遅延ゲート用セルの回路図、
第４図は２人力ＮＯＲ回路の出力端に同遅延ゲート用セ
ルを接続した例を示す回路図、第５図は２人力ＮＡＮＤ
回路の出力端に同遅延ゲート用セルを接続した例を示す
回路図、第６図は同遅延ゲート用セルを遅延回路に使用
した例を示す回路図、第７図は従来のマスタスレーブ方
式の半導体集積回路を示す模式図、第８図はインバータ
回路を使用した従来の遅延回路の回路図である。 １．４１；ゲートアレイチップ、２，４２；基本内部セ
ルブロック、３；遅延ゲート用セル、４゜５．３３，３
４，５１；インバータ、６；容量素子、７ａ、７ｂ、５
２；入力容量、３１；２人力ＮＯＲ回路、３２；２人力
ＮＡＮＤ回路３１組１−ト用セル １６−山７］線 ２１１ＷＬ散贋ケＩ戎 第 図 ３、通１乏ケ゛−ト用ヒル 第 図 第 図 ４１タ ケ゛−ト了しくｊ−ソフ。 ４２； 基本内合北ルブロソク 第 ア 図
Claims (1)
- （１）所定チャネル長及び所定チャネル幅の複数のトラ
ンジスタからなる複数の基本内部セルブロックと、これ
らの基本内部セルブロック間を接続する配線領域とを有
するマスタスライス方式の半導体集積回路において、前
記基本内部セルブロックを構成するトランジスタとはそ
のチャネル長及びチャネル幅の少なくとも一方が異なっ
たトランジスタと、このトランジスタに接続される容量
素子とを有する遅延ゲート用セルを備えたことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190139A JPH0475377A (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190139A JPH0475377A (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475377A true JPH0475377A (ja) | 1992-03-10 |
Family
ID=16253052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2190139A Pending JPH0475377A (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0475377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986964A (en) * | 1998-11-02 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device consistently operating a plurality of memory cell arrays distributed in arrangement |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
| JPS6132549A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | Ｃｍｏｓ型マスタスライス半導体集積回路 |
| JPH01177713A (ja) * | 1988-01-08 | 1989-07-14 | Nec Corp | 半導体集積回路用遅延回路 |
| JPH0289365A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | Ｃｍｏｓ集積回路 |
-
1990
- 1990-07-18 JP JP2190139A patent/JPH0475377A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
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Cited By (1)
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