JPS6068718A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6068718A JPS6068718A JP59110725A JP11072584A JPS6068718A JP S6068718 A JPS6068718 A JP S6068718A JP 59110725 A JP59110725 A JP 59110725A JP 11072584 A JP11072584 A JP 11072584A JP S6068718 A JPS6068718 A JP S6068718A
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- signal
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- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- H—ELECTRICITY
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、絶縁ゲート型電界効果トランジスタ（以下、
ＭＯＳ−Ｆ’ＢＴと略す）を基本としてバイポーラ・ト
ランジスタをさらに組み合わせた、従来より高速な半導
体集積回路に関するものである。
ＭＯＳ−Ｆ’ＢＴと略す）を基本としてバイポーラ・ト
ランジスタをさらに組み合わせた、従来より高速な半導
体集積回路に関するものである。
従来、エンハンスメント形ＰチャンネルＭＯ８−ＦＥＴ
とエンハンスメン）形Ｎ−１−ヤンネルＭＯ８−ＦＥＴ
を同一チップに同時に集積したＯ−ＭＯＳ（Ｏｏｍｐｌ
ｅｍｅｎｔａｒｙ−ＭＯＳ ）回路においては、第１図
に示すような駆動回路が用いられる。同図で、。
とエンハンスメン）形Ｎ−１−ヤンネルＭＯ８−ＦＥＴ
を同一チップに同時に集積したＯ−ＭＯＳ（Ｏｏｍｐｌ
ｅｍｅｎｔａｒｙ−ＭＯＳ ）回路においては、第１図
に示すような駆動回路が用いられる。同図で、。
１は入力端子、２は負荷容量３を伴なう出力端子、４は
電源端子、ＰＩはＰチャンネルＭＯ５−ＦＥＴ。
電源端子、ＰＩはＰチャンネルＭＯ５−ＦＥＴ。
Ｎ１はＮチャンネルＭＯ８−ＦＥＴ、ＶＤＤは正電源電
圧である。この（Ｐｉ、Ｎｌ）で構成されるＣ！−ＭＯ
８ｌｌＫ動回路の欠点は、負荷容量３が大きく、これを
高速で充電する場合にＰｌの寸法（例えばチャンネル幅
Ｗ）を大きくしなければならないことである。したがっ
て、この駆動回路の占有面積が大きくなり、集積度の点
で大きな損失となる。
圧である。この（Ｐｉ、Ｎｌ）で構成されるＣ！−ＭＯ
８ｌｌＫ動回路の欠点は、負荷容量３が大きく、これを
高速で充電する場合にＰｌの寸法（例えばチャンネル幅
Ｗ）を大きくしなければならないことである。したがっ
て、この駆動回路の占有面積が大きくなり、集積度の点
で大きな損失となる。
そこで、本願発明者等は、特願昭５２−１４９０号にお
いて、第２図に示す改良された駆動回路を提供した。同
図において、Ｐ２はｎ形半導体装置に形成したｐ形高濃
度不純物層をドレイン、ソースとするＰチャンネルＭＯ
８−ＦＥＴ、Ｎ２、Ｎ３は基板表面に設けたｐ形不純物
層のウェル内に形成したｎ形高濃度不純物層をドレイン
、ソースとするＮチャンネルＭＯ８−ＦＥＴ、Ｂｌは基
板表面領域に設けたｐ形不純物層をベースとし、該基板
をコレクタとし、ｐ形不純物層ベース内に設けたｎ形高
濃度不純物層をエミッタとするプレーナ形バイポーラ、
トランジスタである。同図において特徴的なことは、上
記バイポーラ・トランジスタを同一チップ上に集積し、
第２図で示した結線で駆動回路を構成することにあシ、
入力端子１が接地電位にある時、Ｎ２、Ｎ３は遮断され
、Ｂ２は導通状態で電源端子４から８１のベースに電流
が流れてＢ１が導通状態になるため、出力端子２は高電
位となる。
いて、第２図に示す改良された駆動回路を提供した。同
図において、Ｐ２はｎ形半導体装置に形成したｐ形高濃
度不純物層をドレイン、ソースとするＰチャンネルＭＯ
８−ＦＥＴ、Ｎ２、Ｎ３は基板表面に設けたｐ形不純物
層のウェル内に形成したｎ形高濃度不純物層をドレイン
、ソースとするＮチャンネルＭＯ８−ＦＥＴ、Ｂｌは基
板表面領域に設けたｐ形不純物層をベースとし、該基板
をコレクタとし、ｐ形不純物層ベース内に設けたｎ形高
濃度不純物層をエミッタとするプレーナ形バイポーラ、
トランジスタである。同図において特徴的なことは、上
記バイポーラ・トランジスタを同一チップ上に集積し、
第２図で示した結線で駆動回路を構成することにあシ、
入力端子１が接地電位にある時、Ｎ２、Ｎ３は遮断され
、Ｂ２は導通状態で電源端子４から８１のベースに電流
が流れてＢ１が導通状態になるため、出力端子２は高電
位となる。
又、入力端子１が高電位にある時、Ｂ２は遮断されてＢ
１も遮断され、Ｎ２が導通状態になるため、出力端子は
接地電位となる。１が高電位から接地電位に遷移する際
には、４からＢ１を介して大電流が流れ、大きな負荷３
を高速に充電することができる。
１も遮断され、Ｎ２が導通状態になるため、出力端子は
接地電位となる。１が高電位から接地電位に遷移する際
には、４からＢ１を介して大電流が流れ、大きな負荷３
を高速に充電することができる。
なお、トランジスタＰ２はトランジスタＢ１のベースと
コレクタで形成される接合容量を充電するに足る駆動能
力を備えていればよい。結果としてＢ２の寸法は小さく
なり、駆動回路の占有面積が低減される。また、Ｂ１の
エミッタとなるｎ形の高濃度不純物層の拡散深さを、通
常のＮチャンネルＭＯ８−ＦＥＴのソース、ドレインと
なるｎ形高濃度不純物層の拡散深さよシも深くして、バ
イポーラ・トランジスタのベース幅を小さくすることが
できる。この場合バイポーラ・トランジスタＢ１は、そ
のベース幅が小さくなｈＦＥが大きくなるため、本駆動
回路の高速化にさらに大きく寄与する。
コレクタで形成される接合容量を充電するに足る駆動能
力を備えていればよい。結果としてＢ２の寸法は小さく
なり、駆動回路の占有面積が低減される。また、Ｂ１の
エミッタとなるｎ形の高濃度不純物層の拡散深さを、通
常のＮチャンネルＭＯ８−ＦＥＴのソース、ドレインと
なるｎ形高濃度不純物層の拡散深さよシも深くして、バ
イポーラ・トランジスタのベース幅を小さくすることが
できる。この場合バイポーラ・トランジスタＢ１は、そ
のベース幅が小さくなｈＦＥが大きくなるため、本駆動
回路の高速化にさらに大きく寄与する。
ＮチャンネルＭＯ８−ＦＥＴ、Ｎ３は入力端子１の電位
が接地電位から高電位への遷移時にバイポーラ・トラン
ジスタＢ１のベースの電位を急激にＮ３を介して接地電
位に下げるだめのものであシ、高速化、低消費電力の点
で有利になる。
が接地電位から高電位への遷移時にバイポーラ・トラン
ジスタＢ１のベースの電位を急激にＮ３を介して接地電
位に下げるだめのものであシ、高速化、低消費電力の点
で有利になる。
第３図は、第２図の駆動回路の変形例の回路結線図であ
る。Ｂ３なるＰチャンネルＭＯ８−ＦＥＴは、入力端子
１の電位が接地電位にある時、出力端子２の電位を電源
電圧ｖＤＤまで引き上げることができ、出力端子２に接
続される次段の回路の動作性能を向上させる。
る。Ｂ３なるＰチャンネルＭＯ８−ＦＥＴは、入力端子
１の電位が接地電位にある時、出力端子２の電位を電源
電圧ｖＤＤまで引き上げることができ、出力端子２に接
続される次段の回路の動作性能を向上させる。
以上の第２図、第３図に示す駆動回路によって占有面積
が小さく高速性能を有する駆動回路を提供できる。しか
しながら、上記の駆動回路の欠点は、出力バッファ回路
等として用いる場合、いわゆる論理”０”、”１′、“
フロート”の三値をとるトライ・ステート又はスリー・
ステート（ｔｈｒｅｅ ５ｔａｔｅ）形として使用でき
ないことである。
が小さく高速性能を有する駆動回路を提供できる。しか
しながら、上記の駆動回路の欠点は、出力バッファ回路
等として用いる場合、いわゆる論理”０”、”１′、“
フロート”の三値をとるトライ・ステート又はスリー・
ステート（ｔｈｒｅｅ ５ｔａｔｅ）形として使用でき
ないことである。
すなわち、限定されたワード構成のＩＣメモリを多数用
いて、大容量化する場合、実装スペースや価格の点で各
ＩＣメモリからの読出し情報の０几をとる必要があるが
、ただ出力端子を電線で接続するだけでＯ几機能が実現
できるいわゆるワイアドＯＲ，が構成できるには、各メ
モ１．Ｉ Ｉ Ｏのデータ出力回路が、上記トライ・ス
テートと呼ばれる方式で構成されなければならない。つ
まりチップ・イネーブル信号によって選択されたＩＣメ
モリ・チップだけがデータ・ノくスと接続、その他のも
のはデータ・バスと切シ放され、フロート（Ｆｌｏａｔ
）もしくは高インピーダｙ ７． （Ｈｉ ｇｈＩｍｐ
ｅｄａｎｃｅ ）状態にならなければならない。
いて、大容量化する場合、実装スペースや価格の点で各
ＩＣメモリからの読出し情報の０几をとる必要があるが
、ただ出力端子を電線で接続するだけでＯ几機能が実現
できるいわゆるワイアドＯＲ，が構成できるには、各メ
モ１．Ｉ Ｉ Ｏのデータ出力回路が、上記トライ・ス
テートと呼ばれる方式で構成されなければならない。つ
まりチップ・イネーブル信号によって選択されたＩＣメ
モリ・チップだけがデータ・ノくスと接続、その他のも
のはデータ・バスと切シ放され、フロート（Ｆｌｏａｔ
）もしくは高インピーダｙ ７． （Ｈｉ ｇｈＩｍｐ
ｅｄａｎｃｅ ）状態にならなければならない。
更にトライステート形駆動回路の一例を写しだものとし
て、 ＲＯＡ−００８７ＭＯ８−Ｌｎｔｅｇｒａｔｅｄ Ｏｉ
ｒｃｕｉｔｓＭａｎｕａｌ １９７２ 、 Ｔｅｃｈｎ
ｉｃａｌ ５ｅｒｉｅｓ ＯＭＳ −２７１、Ｐ、２０
９があシ、 出力にバイポーラトランジスタを用いた例としては、特
公昭５０−４０９７７号公報が存在する。
て、 ＲＯＡ−００８７ＭＯ８−Ｌｎｔｅｇｒａｔｅｄ Ｏｉ
ｒｃｕｉｔｓＭａｎｕａｌ １９７２ 、 Ｔｅｃｈｎ
ｉｃａｌ ５ｅｒｉｅｓ ＯＭＳ −２７１、Ｐ、２０
９があシ、 出力にバイポーラトランジスタを用いた例としては、特
公昭５０−４０９７７号公報が存在する。
本発明は、出力端子（又は出力ピン）に大きな負荷を半
なっても高速で出力信号の確定するトライ・ステート形
の駆動回路を提供することを目的とするものである。
なっても高速で出力信号の確定するトライ・ステート形
の駆動回路を提供することを目的とするものである。
以下、本発明を実施例を参照して詳細に説明する０
第４図は本発明の第１の実施例を示す図である。
８．９よ）成る出力インバータ回路の前段に５．６の０
−Ｍｏ８で構成した回路を設け、端子４゜へ印加される
チップ・イネーブル信号丁「と入力信号とに対するＮＯ
Ｒ回路を形成している。これによシＣ８がＨｉｇｈレベ
ル（・１・すなわチ（５１，５２）、（６１，６２）の
各０−Ｍｏ８回路（７）しきい値以上の正電圧、例えば
電源電圧ＶＤＤレベルの電圧）のときは、Ｐチャンネル
ＭＯ８）ランジスタ５１，６１はオフ状態で、Ｎチャン
ネルＭＯＳトランジスタ５２．６２はオン状態であシ、
バイポーラ・トランジスタ８のベース８１およびＮチャ
ンネルＭＯＳトランジスタ９のゲート９１は常に接地電
位に設定され、トランジスタ８．９は常にカット・オフ
状態となって出力端子２はフロートの状態となる。また
、Ｏ８がＬｏｗレベル（”０″すなわち（５１，５２）
、（６１，６２）の各０−Ｍｏ８回路のしきい値電圧よ
シ低電圧、例えば接地電位又は０電圧）のときは、トラ
ンジスタ５１．６１はオン状態であシ、トランジスタ５
２．６２はオフ状態であシ、回路は入力信号例えば端子
１の信号に応じた出力をする。すなわち、入力端子ｌの
信号が”０”低レベル信号、すなわち（５３，５４）、
（６３，６４）の各０−Ｍ０８回路のしきい電圧よシ低
電圧、例えば接地電位または０ボ四・ト）の時出力端子
２には”１”信号（高レベルすなわち電源電圧ＶＤＤ）
が現われる。
−Ｍｏ８で構成した回路を設け、端子４゜へ印加される
チップ・イネーブル信号丁「と入力信号とに対するＮＯ
Ｒ回路を形成している。これによシＣ８がＨｉｇｈレベ
ル（・１・すなわチ（５１，５２）、（６１，６２）の
各０−Ｍｏ８回路（７）しきい値以上の正電圧、例えば
電源電圧ＶＤＤレベルの電圧）のときは、Ｐチャンネル
ＭＯ８）ランジスタ５１，６１はオフ状態で、Ｎチャン
ネルＭＯＳトランジスタ５２．６２はオン状態であシ、
バイポーラ・トランジスタ８のベース８１およびＮチャ
ンネルＭＯＳトランジスタ９のゲート９１は常に接地電
位に設定され、トランジスタ８．９は常にカット・オフ
状態となって出力端子２はフロートの状態となる。また
、Ｏ８がＬｏｗレベル（”０″すなわち（５１，５２）
、（６１，６２）の各０−Ｍｏ８回路のしきい値電圧よ
シ低電圧、例えば接地電位又は０電圧）のときは、トラ
ンジスタ５１．６１はオン状態であシ、トランジスタ５
２．６２はオフ状態であシ、回路は入力信号例えば端子
１の信号に応じた出力をする。すなわち、入力端子ｌの
信号が”０”低レベル信号、すなわち（５３，５４）、
（６３，６４）の各０−Ｍ０８回路のしきい電圧よシ低
電圧、例えば接地電位または０ボ四・ト）の時出力端子
２には”１”信号（高レベルすなわち電源電圧ＶＤＤ）
が現われる。
又、入力端子信号が“１”（高レベルすなわち（５３，
５４）（６３，６４）の各０−Ｍｏ８回路のしきい値以
上の正電圧信号、例えばｖＤＤレベル）の時出力端子２
には“０“（低レベル、すなわち接地電圧または０電圧
）の信号が現われる。
５４）（６３，６４）の各０−Ｍｏ８回路のしきい値以
上の正電圧信号、例えばｖＤＤレベル）の時出力端子２
には“０“（低レベル、すなわち接地電圧または０電圧
）の信号が現われる。
以上の様にして、第４図の回路は高速動作を維持しなが
ら出力端子が三値をとシ得るよマうにできる。しかも回
路の占有面積をできるだけ小さく保っている。
ら出力端子が三値をとシ得るよマうにできる。しかも回
路の占有面積をできるだけ小さく保っている。
なお、第４図において、７はＰチャンネルＭＯＳトラン
ジスタ７１、ＮチャンネルＭＯ’Ｓトランジスタ７２に
よって構成される０−Ｍｏ Ｓインバータである。さら
に第４図において、ＰチャンネルＭＯ８）ランジスタ５
３，６３は第２図の回路のトランジスタＰ２に、Ｎチャ
ンネルトランジスタ５４は第２図の回路のトランジスタ
Ｎ３にそれぞれに対応するものである。
ジスタ７１、ＮチャンネルＭＯ’Ｓトランジスタ７２に
よって構成される０−Ｍｏ Ｓインバータである。さら
に第４図において、ＰチャンネルＭＯ８）ランジスタ５
３，６３は第２図の回路のトランジスタＰ２に、Ｎチャ
ンネルトランジスタ５４は第２図の回路のトランジスタ
Ｎ３にそれぞれに対応するものである。
一方、出力端子２にさらに大きな負荷を伴ない、高速で
駆動する必要がある場合、必然的に５．６０回路におい
て縦属接続されたＰチャンネルＭＯ８−ＦＥＴ５１．５
３あるいは６１．６３の形状（例えばチャンネル幅）を
大きくしなければならず、回路自体の占有面積が大きく
なる。第５図は、８．９の出力インバータ回路と１２．
１３の論理回路の間に、】０．１１なる０−ＭＯＳイン
バータ回路をバッファとして設けたもので、これにより
、占有面積の小さい、高速で駆動しえるトライ・ステー
暑・形の出力バッファ回路をえることができる。
駆動する必要がある場合、必然的に５．６０回路におい
て縦属接続されたＰチャンネルＭＯ８−ＦＥＴ５１．５
３あるいは６１．６３の形状（例えばチャンネル幅）を
大きくしなければならず、回路自体の占有面積が大きく
なる。第５図は、８．９の出力インバータ回路と１２．
１３の論理回路の間に、】０．１１なる０−ＭＯＳイン
バータ回路をバッファとして設けたもので、これにより
、占有面積の小さい、高速で駆動しえるトライ・ステー
暑・形の出力バッファ回路をえることができる。
第５図の回路において、７１．１０１．１１１．１２１
、】３１．１２３．１３３はエンノ１ンスメント形Ｐチ
ャンネルＭＯ８−ＦＥＴ、７２．１０２．１１２．１２
２．１３２．１２４．１３４はエンハンスメント形Ｎチ
ャンネルＭＯ８−ＦＥＴであり、（７１，７２）、（１
０１，１０２）、（１１１，１１２）、（１２１，１２
２）、（１２３、工２４）、（１３１，１３２）、（１
３３，１３４）の各Ｃ−ＭＯ８回路を構成している。こ
れにより、チップ・イネーブル信号Ｏ８が高レベル（Ｃ
８と同じ）の時トランジスタ１２１，１３１はオフ状態
、１２２．１３２はオン状態となり、入力信号はトラン
ジスタ８のベース８１へは２組の０−ＭＯＳインバータ
（１２３，１２４）、（１０１，１０２）を通して伝達
され、トランジスタ９のゲート９１へは３組の（、−Ｍ
ＯＳインバータ（７１，７２）、（１３３，１３４）、
（１０１，１０２）を通して伝達され、回路は入力信号
に応じた出力をする。
、】３１．１２３．１３３はエンノ１ンスメント形Ｐチ
ャンネルＭＯ８−ＦＥＴ、７２．１０２．１１２．１２
２．１３２．１２４．１３４はエンハンスメント形Ｎチ
ャンネルＭＯ８−ＦＥＴであり、（７１，７２）、（１
０１，１０２）、（１１１，１１２）、（１２１，１２
２）、（１２３、工２４）、（１３１，１３２）、（１
３３，１３４）の各Ｃ−ＭＯ８回路を構成している。こ
れにより、チップ・イネーブル信号Ｏ８が高レベル（Ｃ
８と同じ）の時トランジスタ１２１，１３１はオフ状態
、１２２．１３２はオン状態となり、入力信号はトラン
ジスタ８のベース８１へは２組の０−ＭＯＳインバータ
（１２３，１２４）、（１０１，１０２）を通して伝達
され、トランジスタ９のゲート９１へは３組の（、−Ｍ
ＯＳインバータ（７１，７２）、（１３３，１３４）、
（１０１，１０２）を通して伝達され、回路は入力信号
に応じた出力をする。
すなわち、入力信号が”０”ならば出力信号はＯ１入力
信号が”１”ならば出力信号は１”となる。
信号が”１”ならば出力信号は１”となる。
一方、チップ、イネーブル信号Ｏ８がＬｏｗレベル（Ｃ
８と同じ）の時は、トランジスタ１２１．１３１はオン
状態、トランジスタ１２２．１２３はオフ状態となシ、
（１２１，１２２）、（１３１゜１３２）の各０−ＭＯ
８回路の出力は常に”１′′に設定され、トランジスタ
８のベース８１とトランジスタ９のゲート９１は常に接
地電位に設定され、トランジスタ８．９は常にカット・
オフ状態となって、出力端子９はフロートの状態となる
。
８と同じ）の時は、トランジスタ１２１．１３１はオン
状態、トランジスタ１２２．１２３はオフ状態となシ、
（１２１，１２２）、（１３１゜１３２）の各０−ＭＯ
８回路の出力は常に”１′′に設定され、トランジスタ
８のベース８１とトランジスタ９のゲート９１は常に接
地電位に設定され、トランジスタ８．９は常にカット・
オフ状態となって、出力端子９はフロートの状態となる
。
以上において、正電圧電源を用いて、ＰチャンネルＭＯ
８−ＦＥＴを負荷、ＮチャンネルＭＯ８−ＦＥＴをドラ
イバとした０−ＭＯ８回路を用いた。しかし、負電圧電
源を用いて、負荷としてＮチャンネルＭＯ８−ＦＥＴ、
ドライバとしてＰチャンネルＭＯ８−ＦＥＴを用いた０
−ＭＯ８回路で本発明を構成しても良い。（すなわち第
４〜６図のＮチャンネルＭＯ８−ＦＥＴをＰチャンネル
に、ＰチャンネルＭＯ８−ＦＩ８ＴをＮチャンネルに変
える）この場合、トランジスタ８としてＰＮＰバイポー
ラ・トランジスタを使用し、信号の極性も逆にして用い
れば良い。
８−ＦＥＴを負荷、ＮチャンネルＭＯ８−ＦＥＴをドラ
イバとした０−ＭＯ８回路を用いた。しかし、負電圧電
源を用いて、負荷としてＮチャンネルＭＯ８−ＦＥＴ、
ドライバとしてＰチャンネルＭＯ８−ＦＥＴを用いた０
−ＭＯ８回路で本発明を構成しても良い。（すなわち第
４〜６図のＮチャンネルＭＯ８−ＦＥＴをＰチャンネル
に、ＰチャンネルＭＯ８−ＦＩ８ＴをＮチャンネルに変
える）この場合、トランジスタ８としてＰＮＰバイポー
ラ・トランジスタを使用し、信号の極性も逆にして用い
れば良い。
第１図、第２図、第３図は従来の０−ＭＯ８駆動回路を
示す図、第４゛図、第５図は本発明の駆動回路の実施例
を示す図である。 ５１．５３．６１．６３．７１・・・エンノ１ンスメン
ト形ＰチャンネルＭＯ８−ＦＥＴ、９．５２．５４．６
２．６４．７２・・・エンハンスメント形Ｎチャンネル
ＭＯ８−ＦＥＴ、８・・ＮＰＮパイボーシ・トランジス
タ。 ８１ 図 第 ２ 凹 第 ４ 図
示す図、第４゛図、第５図は本発明の駆動回路の実施例
を示す図である。 ５１．５３．６１．６３．７１・・・エンノ１ンスメン
ト形ＰチャンネルＭＯ８−ＦＥＴ、９．５２．５４．６
２．６４．７２・・・エンハンスメント形Ｎチャンネル
ＭＯ８−ＦＥＴ、８・・ＮＰＮパイボーシ・トランジス
タ。 ８１ 図 第 ２ 凹 第 ４ 図
Claims (1)
- １、複数の１０チツプと、該チップを選択するチップイ
ネーブル信号と、上記チップからの信号とを入力とする
第１のＮＯＲ回路と、上記チップからの信号を反転した
信号と、上記チップを選択するチップイネーブル信号と
を入力とする第２のＮＯＲ回路とを有し、上記第１のＮ
ＯＲ回路の出力信号を、負荷としてのバイポーラトラン
ジスタのベース電極へ入力し、上記第２のＮＯＲ回路の
出力信号を、ドライバとしてのＭＯＳＦＥＴのゲート電
極へ入力することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110725A JPS6068718A (ja) | 1984-06-01 | 1984-06-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110725A JPS6068718A (ja) | 1984-06-01 | 1984-06-01 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17583380A Division JPS5696530A (en) | 1980-12-15 | 1980-12-15 | Driving circuit of tri-state type |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068718A true JPS6068718A (ja) | 1985-04-19 |
Family
ID=14542906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110725A Pending JPS6068718A (ja) | 1984-06-01 | 1984-06-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068718A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158693A (ja) * | 1987-08-31 | 1989-06-21 | Samsung Semiconductor & Teleommun Co Ltd | 高インピーダンスを用いたスタティックｒａｍのデータ出力バッファ |
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040977A (ja) * | 1973-08-14 | 1975-04-15 |
-
1984
- 1984-06-01 JP JP59110725A patent/JPS6068718A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040977A (ja) * | 1973-08-14 | 1975-04-15 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| JPH01158693A (ja) * | 1987-08-31 | 1989-06-21 | Samsung Semiconductor & Teleommun Co Ltd | 高インピーダンスを用いたスタティックｒａｍのデータ出力バッファ |
| US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
| US6314037B1 (en) | 1991-08-30 | 2001-11-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
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