JPH0475663B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の構造および製造方法に係
り、特に高集積密度、高性能なトランジスタでコ
レクタ・エミツタ間の短絡による歩留り低下の少
ないバイポーラトランジスタに関するものであ
る。

〔従来技術〕

これまでに知られた半導体装置の代表例として
第１図に示される如きものがある。本構造の半導
体装置はマルチ・コレクタを必要とする場合に
も、コレクタ間の性能の差がほとんど問題なきも
のとされている。

第１図において、３０１はｎ形半導体基板、３
０２は素子分離用の厚い酸化膜、３０３はｐ形半
導体領域（トランジスタのベース領域）、３０４
はｎ形半導体領域（トランジスタのエミツタ又は
コレクタ領域）、３０５は多結晶シリコン層、３
０６は酸化膜、３０７は金属電極、３０８はｐ形
半導体領域でIIL素子のインジエクタを示してい
る。なお、アルフアベツトは装置の部位の役割を
示している。Ｂはベース端子、C₁，C₂，C₃は
各々第１〜第３のコレクタ端子である。第１図に
示した構造はベース端子Ｂは各コレクタ間から取
り出され、金属膜３０７によつて接続されてい
る。従つて、各コレクタ間における電流増巾率特
性或いは動作の遅延時間の特性はその差異が解消
されている。第２図は第１図の装置の等価回路で
ある。

第１図の半導体装置の部分的平面パターン図と
そのＡ−A′面での構造断面を第３図ａ，ｂに示
す。本例の構造のトランジスタは、第３図ｂに示
したように、エミツタ３０４が、多結晶シリコン
層３０５からの不純物の拡散によつて形成され、
ウオールド・エミツタ構造となる。ウオールド・
エミツタ構造は、従来からよく知られているよう
に、ベース層が厚い酸化膜と接する部分では、ベ
ース層の不純物濃度が低くなることと、酸化膜等
のエツチングの際にエツチングされてベース層の
表面からの拡散深さが浅くなつているために、コ
レクタ・エミツタ間の短絡が多いことである。こ
のことは、集積回路の歩留りを著しく低下させ、
製造工程上の大きな問題点となる。

〔発明の目的〕

本発明の目的はバイポーラ・トランジスタにお
いて、ベース端子取出し穴とエミツタ領域端まで
の距離が短かく（高集積密度トランジスタとな
り、ベース抵抗が小さいので高性能の素子とな
る）、かつエミツタ領域と素子分離用の厚い酸化
膜の間に一定の距離を持たせた（非ウエールド・
エミツタ構造となるので、コレクタ・エミツタ間
の短絡を防止できる）構造のトランジスタを提供
するものである。

〔発明の概要〕

本発明においては、ベース抵抗を低減させるた
めに、ベース電極に金属、エミツタ電極に多結晶
シリコンを用いて両電極間の距離上の制約を除く
とともに、かつ、コレクタ・エミツタ間の短絡を
防止するために、エミツタ領域と素子分離用の厚
い酸化膜の領域を１枚のマスクによる自己整合法
で形成する。

以下、本発明を具体例を用いて説明する。

第４図は、本発明の第１の実施例を示したもの
であり、２エミツタのnpnトランジスタの例であ
る。なお、本明細書においてたとえばnpnトラン
ジスタを第１導電形のトランジスタと称する時、
pnpトランジスタを第２導電形のトランジスタの
如く称する。勿論第１、第２の呼称はnpnとnpn
を区別するためのもので、上述と逆の関係に対応
させて称しても良い。第４図ａは、第４図ｂに示
したトランジスタ平面パターンにおけるＡ−
A′面での構造断面図、第４図ｃは、第４図ｂで
のＢ−B′面での構造断面図である。第４図にお
いては、集積回路の基板、埋込み層、コレクタ端
子等は省略してある。

本発明のトランジスタは、エミツタ７０４を多
結晶シリコン層７０５で取出し、ベース７０３を
金属配線７０７で取出す。本発明のトランジスタ
の構造の特徴は、 (1) ベース端子は、各エミツタ領域の両脇から取
出され、エミツタ端子用の多結晶シリコン層の
上を、酸化膜７０６を介して配線されている。

(2) エミツタ領域７０４とベース端子取出し穴と
の距離L₁は、ベース・コレクタ間の短絡が起
きないように酸化膜７０８で決定されている。

(3) 素子分離用の厚い酸化膜７０２とベース領域
が接する境界７１０は、浅い接合の領域となつ
ている。

(4) 多結晶シリコン層が、ベース領域と素子分離
用の厚い酸化膜の境界を横切る部分では、第７
図ｂ，ｃに７０９と記した部分のように、多結
晶シリコン層の下に薄い酸化膜７１１と浅い接
合のベース領域を有する。

(5) エミツタ領域７０４の長さは、薄い酸化膜７
１１間の距離で決定され、エミツタ領域が厚い
酸化膜７０２に接することがない。

などである。

これらの構造上の特徴から、本発明のトランジ
スタは、以下のような性能上の利点を有してい
る。

まず、その第１点は、本発明のトランジスタの
ベース抵抗が著しく小さくなることである。この
ことは、構造上の特徴(1)と(2)に起因する。つま
り、第１図の従来例と同様に、本発明では、ベー
ス端子の取出し穴とエミツタ領域の距離L₁を１
枚のマスクを用いたホト・レジスト工程で決める
ことができるので、この距離を短かくすることが
できる（L₁１〜2μm）。したがつて、ベース抵
抗を著しく低減することが可能となる。しかも、
上記の距離L₁をマスクを用いて決定するので、
従来例に見られたようなベース端子とエミツタと
の短絡不良といつた現象をなくすことが可能とな
る。また、上記距離L₁を短かくできることによ
つて、トランジスタの面積が小さくなり、集積密
度が向上する利点がある。

さらに、第１図の従来例でも述べたように、マ
ルチ・エミツタ・トランジスタ、マルチ・コレク
タI²L素子においては、ベース端子が金属配線に
よつて各エミツタ間、各コレクタ間から取出され
るため、各エミツタ、各コレクタとも同一の高性
能が達成される利点がある。特に、常にマルチ・
コレクタを必要とするIIL素子においては、電流
増幅率、速度が各コレクタ間で同一の高性能とな
り、集積回路全体としての性能向上にも、また回
路設計上、レイアウト設計上にも多大の利益をも
たらす。

次に、本発明のトランジスタでは、コレクタ・
エミツタ間の短絡不良がほとんどないことであ
る。これは、構造上の特徴(3)，(4)，(5)に起因して
いる。つまり、本発明のトランジスタでは、第１
図及び第３図に示した従来例のトランジスタのよ
うにエミツタ領域が素子分離用の厚い酸化膜に接
する、といつたことがない。エミツタ領域は、素
子分離用の厚い酸化膜から一定の距離をおいて形
成され、上記厚い酸化膜とトランジスタが接する
部分は浅い接合のベース領域となつている。この
浅い接合のベース領域と多結晶シリコン層の間に
は薄い酸化膜が形成され、多結晶シリコンからベ
ース領域への不純物の拡散を防止している。本発
明のこのような非ウオールド・エミツタ構造は、
従来トランジスタのように２枚のマスクを用いて
形成するのとは異なり、素子分離用の厚い酸化膜
の形成用のマスク１枚を用いて行う。このため、
従来のトランジスタとは異なり、エミツタ領域と
素子分離用の厚い酸化膜の間の距離を決定する際
にマスク合わせのための余裕をとる必要がなくな
り、この距離を短かくすることが可能となる。こ
のことは、素子面積を一層低減できることを意味
するとともに、面積低減に伴う接合容量の減少を
意味し、高周波特性の優れたトランジスタが得ら
れることになる。

〔発明の実施例〕

以上、本発明の一実例を参照して、本発明の特
徴とその利点を述べてきたが、以下に本発明のそ
の他の実施例と、本発明のトランジスタを製造す
るための工程について述べる。

実施例 １ 第５図は、第４図で示した本発明のトランジス
タを得るための製造工程を順に示したものであ
る。

まず、第５図ａにおいては、集積回路における
エピタキシヤル層成長後のトランジスタの断面を
示してある。以下、本製造工程図では、エピタキ
シヤル層より上部のみを示している。本発明で
は、エピタキシヤル層８０１を成長後、表面に薄
い酸化膜８０２、窒化膜８０３、多結晶シリコン
層８０４、窒化膜８０５を形成する。この後、将
来トランジスタのベース領域となる部分の周辺部
分にだけ、窒化膜８０５を残し、第５図ｂのよう
な窒化膜の平面パターンを作る。

次に、この窒化膜８０５をマスクとして表面が
露出した多結晶シリコン層を選択酸化し、第５図
ｃに示すような酸化膜８０６を形成する。次に、
第５図ｄのように窒化膜８０５を除去し、多結晶
シリコン層８０４で囲まれた部分を覆うようにホ
ト・レジスト膜８０７をパターン形成する。この
ときのホト・レジスト膜８０７のパターンは、多
結晶シリコン層で囲まれた部分を覆つていればよ
く、厳密なマスク合わせの精度は必要がない。

次に、多結晶シリコン層８０４の外側の素子の
分離用領域となる部分の表面に露出した酸化膜８
０６を除去する。このとき、第５図ｄにおける素
子の分離用領域でありながら、ホト・レジスト膜
の下にある酸化膜８０６の部分は、サイドエツチ
により除去する。この後、ホト・レジスト膜を除
去すると第５図ｅのような構造となる。次に、表
面に残した酸化膜８０６と多結晶シリコン層８０
４をマスクとして、窒化膜８０３を除去し、第５
図ｆの構造を得る。その後、全面の酸化膜を除去
すると、多結晶シリコン層８０４の内側の酸化膜
８０６と外側の酸化膜８０２が除去され、第５図
ｇの構造となる。平面パターンとしては第５図ｈ
のように多結晶シリコン層８０４の内側に窒化膜
８０３が露出する。

次に、素子分離用の厚い酸化膜８０８を、上記
窒化膜８０３をマスクとして周知の熱酸化法によ
つて形成すると第５図ｉのようになる。このと
き、残つていた多結晶シリコン層８０４は、同時
に酸化されて酸化膜８０９となる。本工程では、
厚い酸化膜８０８を形成すると窒化膜８０３側に
バード・ビークが伸びていき、酸化膜８０９の一
部は、このバード・ビークの上に乗り上げた形と
なるが、本発明の説明の本質には直接関連はしな
いので、第５図ｉではバード・ビークの伸びの詳
細な点は省略してある。

次に、上記酸化膜８０９をマスクとして窒化膜
８０３を除去すると第５図ｊのようになる。この
後に、窒化膜８０３をマスクとして、酸化膜８０
２，８０９を除去し、第５図ｋの構造を得る。

次に、シリコン表面を薄く再酸化し、酸化膜８
１０を形成した後に、ボロン・イオンを注入し、
第５図ｌの構造を得るか、又は第５図ｋの工程の
後にそのままボロンイオンを注入して第５図ｍの
構造を得る。いずれの場合も、窒化膜８０３が残
つている部分の下部には浅い接合のｐ形半導体領
域８１２が形成され、窒化膜８０３に囲まれた内
側の部分には、深い接合のｐ形半導体領域８１１
が形成される。

次に、窒化膜８０３を除去し、不純物を含んだ
多結晶シリコン層８１３を堆積させてパターン形
成するか、あるいは多結晶シリコン層を堆積させ
た後に不純物を注入してパターン形成し、第５図
ｎの構造を得る。この多結晶シリコン８１３は、
エミツタ領域形成のための不純物源であり、エミ
ツタ端子取出しのための電極配線でもある。第５
図ｏは、第５図ｎまでの工程を終えた後の平面パ
ターン図である。本発明での特徴は、第５図ｏか
らわかるように、トランジスタの周辺に薄い酸化
膜８０２があり、その下にトランジスタのベース
となる浅い接合のｐ形半導体領域があることであ
る。さらに、多結晶シリコン層８１３が、トラン
ジスタのベース層と素子分離用の厚い酸化膜の境
界を横切る部分８１４では、多結晶シリコン層８
１３と浅い接合のｐ形ベース領域８１２の間に薄
い酸化膜８０２を介在させていることである。こ
の点を詳細に説明するために、第５図ｏの平面パ
ターンにおけるＤ−D′面での断面図を第５図ｐ
に示す。第５図では説明をわかりやすくするため
に、多結晶シリコン層８１３からｐ形ベース領域
８１１に不純物が拡散されてエミツタ領域８１５
が形成されている様子を示してある。このエミツ
タ領域８１５両端は、厚い酸化膜の両端から張り
出した酸化膜８０２によつて決定される。したが
つて、本発明のトランジスタでは、エミツタ領域
８１５と素子分離用の厚い酸化膜８０８の間に浅
い接合のｐ形ベース領域８１２を介在させて一定
距離を保つた非ウオールド・エミツタ構造のトラ
ンジスタを得ることができる。しかも、この非ウ
オールド・エミツタ構造を決定するためにベース
領域周辺の一定幅の薄い酸化膜を残すにあたつて
は、本発明では従来のトランジスタと異なり、本
質的に１枚のマスクを用いてベース領域、素子分
離用の厚い酸化膜の形成と合わせて自己整合法で
形成することができる。

次に、全面酸化をして酸化膜８１６を形成する
と同時にエミツタ拡散を行うか、これらの工程を
別々に行い、第５図ｑの構造を得る。この後に、
ホト・レジスト膜８１７をマスクとして、酸化膜
８１６を部分的に除去し、ベース端子取出し穴８
１８を開けて、第５図ｒの構造を得る。最後にベ
ース端子電極用金属８１９を被着してパターン形
成し、第５図ｓの構造を得る。

本発明では、ベース端子取出し穴は第５図ｒで
示したように、エミツタ領域の近傍でしかも、マ
スク設計の段階で一定距離をおいて形成できるの
で、ベース・エミツタ間の短絡不良を防ぎつつ、
ベース抵抗を著しく低減できるという利点を有し
ている。また、第５図ｓに示したように、ベース
端子金属電極は、エミツタ端子となる多結晶シリ
コンをまたいで、端子取出し穴を接続しているの
で、従来トランジスタにみられたようなマルチ・
エミツタ・トランジスタにおけるベース抵抗の増
加による性能の低下ということがない。

実施例 ２ 以上、本発明のトランジスタの基本的な構造と
その製造方法について述べてきたが、本発明の第
２の実施例について第６図を参照しながら述べ
る。

第６図ａの構造は、第１の実施例における第５
図ｍの構造後の工程を終了した図である。第１の
実施例では、第５図ｍの構造形成後、窒化膜８０
３を除去して、多結晶シリコン８１３を堆積した
が、第２の実施例では工程を簡略化し、窒化膜８
０３を残したまま、多結晶シリコン８１３を堆積
してパターン形成する。ここまでの工程を終了し
た構造が第６図ａであり、第６図ｂはその平面パ
ターン図、第６図ｃが、第６図ｂでのＥ−E′面の
断面図である。この工程後、第５図ｒと同一の工
程を経て第６図ｄの構造を得る。本発明の第２の
実施例においても、第６図からわかるように、第
１の実施例と同じ利点、 (1) ベース・エミツタ間の短絡不良を防ぎつつ、
ベース抵抗を著しく低減できる。

(2) 非ウオールド・エミツタ構造なので、コレク
タ・エミツタ間短絡不良を防止できる。

といつたことが得られる。

実施例 ３ 次に本発明の第３の実施例を第７図を参照して
述べる。第７図ａは、第１の実施例の第５図ｑと
同一の構造を示してある。第１の実施例では、こ
の後にベース端子取出し穴を開けて、ベース端子
用金属を被着するが、第３の実施例では、第７図
ｂのようにベース端子取出し穴の形成後ボロン・
イオンを注入してｐ形の高濃度領域８２０を形成
する。この後に、ベース端子用金属を被着、パタ
ーン形成して、第７図ｃの構造を得る。なお、第
７図において第５図と同一部位は同一符号で示し
た。

本発明の第３の実施例の特徴は、第１，第２の
実施例の利点に加えて、さらにベース抵抗が低減
できるということである。また、トランジスタの
真性領域のベース濃度と端子取出し領域のベース
濃度を別々に設定できるので、トランジスタの設
計の自由度が増し、より高性能のトランジスタを
得ることが可能となる。

実施例 ４ 次に、本発明の第４の実施例を第８図を参照し
て述べる。第８図は、本発明のI²L素子の製造工
程と構造を示した図である。本発明において、第
１の実施例であるnpnトランジスタとI²L素子の
npnトランジスタの構造と製造工程は同一であ
る。ただし、I²L素子においては、npnトランジ
スタと一体となつたpnpトランジスタが必要であ
り、本第４の実施例では、npnトランジスタと同
時にpnpトランジスタを含んだ構造とその製造法
を示してある。

まず、第５図ａからｋまでの工程を第１の実施
例と同一に実施する。その説明は省略する。本実
施例が、第１の実施例と異なる点は、pnpトラン
ジスタのエミツタであるインジエクタと呼ばれる
領域を形成するための領域を考慮に入れて素子分
離領域を決定することである。

第８図ａの断面図は、第５図ｋまでの工程をへ
た後、素子分離用の厚い酸化膜８０８を形成した
後に、素子領域の周囲に薄い酸化膜８０２と窒化
膜８０３を残して、半導体の表面を露出させた図
である。

本実施例では、次に再酸化して、露出していた
半導体表面に薄い酸化膜１１０１を形成した後、
ホト・レジスト膜１１０２をパターン形成して、
上記の薄い酸化膜１１０１をパターン形成する。
この後に、npnトランジスタのベース領域８１１
とインジエクタ領域１１０３を形成するためのボ
ロン・イオンを注入する。あるいは、ホト・レジ
スト膜１１０２のパターン形成した後にイオン注
入を行ない、この後に薄い酸化膜をエツチして、
薄い酸化膜１１０１を残してもよい。ここまでの
工程を終えた後の構造が、第８図ｂである。第８
図ｂからわかるように、上記のホト・レジスト膜
１１０２は、インジエクタとnpnトランジスタの
ベース領域との距離（pnpトランジスタのベース
領域である）を決定するために用いられる。

ここの部分の工程だけが、先の第１の実施例と
異なる点であり、その後の第８図ｃ〜第１１図ｈ
に示した工程は、基本的に第１の実施例と同一で
ある。第８図ｇに示したように、インジエクタ端
子用穴１１０４もベース端子用穴と同様に開け、
金属配線を行なつて第８図ｈに示したI²L素子を
得る。

なお、本実施例においても、第１の実施例と同
様に、第６図、第７図で示した第２、第３の実施
例のように、素子領域の周囲に窒化膜を残したま
まの構造、第９図ａベース端子取出し穴の部分の
ベース濃度を高くした構造（第９図ｂ）を得るこ
とができるのはいうまでもない。

以上述べたI²L素子は、製造工程上、および、
素子性能上において、第１、第２、第３の実施例
で述べた利点を有することは、いうまでもない。
また、本実施例で示したように、本発明のI²L素
子は、通常のnpnトランジスタとほぼ同一の工程
で製造可能であり、アナログとデイジタルの両回
路が共存するような集積回路に容易に適用できる
利点がある。

実施例 ５ 次に、本発明の第５の実施例を第１０図を参照
して述べる。第１０図は、本発明にるもう一つの
I²L素子の製造工程を示した図である。本実施例
のI²L素子のnpnトランジスタの構造と製造工程
は、第１、第３の実施例と同一であるが、I²L素
子のインジエクタ部分の構造と製造工程が異な
る。

第１０図ａ，ｂは、第８図ａ，ｂと同一の工程
での断面構造と平面パターンを示す図である。本
実施例では、第４の実施例のI²L素子と異なり、
あらかじめインジエクタ領域とnpnトランジスタ
のベース領域の間の部分（pnpトランジスタのベ
ース領域となる部分）を窒化膜８０５で決定す
る。つまり、第１０図ａ，ｂで示したように将来
インジエクタとなるべき部分１２０１の窒化膜を
除去し、多結晶シリコン層８０４を露出させる。
さらに、インジエクタとnpnトランジスタのベー
スとの間の部分には窒化膜１２０２を残してお
く。この後の工程では、第１０図ｊに至る工程と
第５図ｃから第５図ｊの工程までは基本的に同一
である。従つて、その詳細の記述は省略する。同
一部位は同一符号を付した。

本実施例では、この後にインジエクタとnpnト
ランジスタのベースとの距離を決定するためにホ
ト・レジスト膜１２０５を、第１０図ｋのように
酸化膜１２０４の上にパターン形成する。この酸
化膜１２０４は、第１０図ａでパターン形成した
窒化膜１２０２の下にある多結晶シリコンの部分
１２０３が、第１０図ｉの工程のときに酸化され
たものである。

次に、このホト・レジスト膜１２０５をマスク
として、素子領域部分の酸化膜８０２、素子周辺
の酸化膜８０９、および、酸化膜１２０４のうち
表面に露出している部分を除去し、第１０図ｌの
構造を得る。

次に、露出した半導体表面を薄く再酸化して、
ボロン・イオンを注入するか、そのままボロン・
イオンを注入する。このようにすると、第１０図
ｍのように、酸化膜１２０４が残つている部分は
半導体内へのイオン注入が行われず、酸化膜８０
２窒化膜８０３が残つている部分は浅いｐ形領域
８１２となり、薄い酸化膜が残つている部分か表
面が露出した半導体部分には深いｐ形領域ができ
る。

次に、酸化膜１２０４や半導体表面上の薄い酸
化膜を除去し、第１０図ｎの構造を得る。この
後、窒化膜８０３を除去する。

この後の工程は、第４の実施例の第８図ｃから
ｈまでの工程と同一であり、最終的に第１０図ｏ
に示したI²L素子を得る。

また、I²L素子のインジエクタを形成する別の
方法として、第１０図ｊの工程の後、窒化膜８０
３をマスクとして、酸化膜８０２，８０９，１２
０４を除去し、第１１図ａに示した構造を得る。
この後、半導体表面を薄く再酸化して、ホト・レ
ジスト膜１２０６をパターン形成し、ボロン・イ
オンを注入し、上記再酸化膜を除去して第１１図
ｂの構造を得る。あるいは、第１１図ａの工程の
後にホト・レジスト膜１２０６をパターン形成し
て、ボロン・イオンを注入し、第１１図ｂの構造
を得る。

この後の工程は、第８図ｃ次降の工程と同一で
最終的には第１０図ｏの構造が得られる。

なお、本実施例のおいても、第１，第４の実施
例と同様に、第６図、第７図で示した、第２、第
３の実施例のように、素子領域の周囲に窒化膜を
残したままの構造である第１２図、ベース端子取
出し穴の部分のベース濃度を高くした構造である
第１３図を得ることができるのはいうまでもな
い。

実施例 ６ 第５の実施例のI²L素子は、第４の実施例と比
較した場合にほぼ同一の構造が得られるが、この
実施例では、インジエクタとnpnトランジスタの
ベースとの間の酸化膜上に容易に配線を通すこと
ができるという利点もある。

この構造について、第６の実施例として、第１
４図に示す。第１４図ａは、第１０図ｊの工程
後、インジエクタとnpnトランジスタのベースの
距離を決めるために、酸化膜がホト・レジスト膜
を１３０１のように残し、ボロン・イオンを注入
して素子部分の半導体表面を露出した図である。
この後に、第１４図ｂのように、I²L素子のコレ
クタ端子用の多結晶シリコンをパターン形成する
と同時に、インジエクタとnpnトランジスタのベ
ースの間にも配線用の多結晶シリコン１３０２を
パターン形成する。この後、第８図ｃ次降の工程
と同一工程を経て、第１５図の構造を得ることが
できる。

このように、本実施例では第４の実施例と異な
り、あらかじめインジエクタとなる領域１２０１
を決めておくので、インジエクタとnpnトランジ
スタのベースの間に配線を容易に形成することが
可能となる利点がある。

なお、第１２図〜第１４図において第１１図と
同一部位は同一符号で示した。

以上述べたI²L素子は、製造工程上、および、
素子性能上において、第１、第２、第３の実施例
で述べた利点を有することは、いうまでもない。
また、本実施例で示したように、本発明のI²L素
子は、通常のnpnトランジスタとほぼ同一の工程
で製造可能であり、アナログとデイジタルの両回
路が共存するような集積回路に容易に適用できる
利点がある。

実施例 ７ 次に、第１５図を参照して、本発明の第７の実
施例について述べる。第８図、第１０図、第１４
図で述べた第４、第５、第６の実施例では、I²L
素子のインジエクタは、片側にだけnpnトランジ
スタを有していたが、第１６図に示したように、
インジエクタの両側にnpnトランジスタを配置す
ることも可能である。この場合は、インジエクタ
を両側のnpnトランジスタで共用するので、集積
密度が向上するという利点を有している。

次に、第１７図を参照して、本発明の第８の実
施例について述べる。第８図、第１０図、第１４
図で述べた第４、第５、第６の実施例では、npn
トランジスタのベース端子取出し穴は、npnトラ
ンジスタのコレクタの両側に開けていたが、第１
７図に示したように、片側にだけ開けることが可
能である。この場合は、第４、第５、第６の実施
例のトランジスタよりは、ベース抵抗が増加する
が、トランジスタの面積を低減し、集積密度を上
げることが可能になるという利点がある。

〔発明の効果〕

以上、これまでの実施例で製造工程を順に説明
したように、本発明に必要なマスクの数は、第５
図を例にとると、第５図ａまでの工程のマスク数
は従来トランジスタと同一であり、それ以降は、 (1) 素子領域と素子分離領域を分けるためのマス
ク。（第５図ａ） (2) 素子分離領域の酸化膜を除去するためのマス
ク。（第５図ｄ） (3) npnトランジスタのベース領域をイオン注入
法で形成するためのマスク。（第５図ｌ） (4) npnトランジスタのエミツタ領域、及び、エ
ミツタ端子を形成するための多結晶シリコンを
パターン形成するためのマスク。（第５図ｎ） (5) ベース端子取出し穴を開けるためのマスク。
（第５図ｒ） (6) 金属電極を形成するためのマスク。（第５図
ｓ） という、６枚のマスクだけでトランジスタを形成
できる。このうち、(2)のマスクは、マスクとして
の精密な精度は必要ない。

本発明は、このように少ないマスク数で、多結
晶シリコン層と金属による２層配線で、グラフト
ベースを有した非ウオールド・エミツタ構造のト
ランジスタを形成できるという大きな利点があ
る。従来のトランジスタで、本発明のような構
造、あるいは性能上の利点を得るためには、本発
明よりも多数のマスクを必要とし、しかも非常に
複雑な厳しい条件の製造工程が必要になる。

また、本発明によれば多数のコレクタを必要と
するI²L素子などにおいても、ベースに近いコレ
クタC₁と遠いコレクタC₂における電流増幅率
（h_FE）および動作遅延時間（t_pd）のばらつきはほ
とんどなきものになし得る。

具体例を示せば次の通りである。

第１８図は第５の実施例たる第１０図ｏの構造
に対応する等価回路である。この場合のh_FE特性
を第１９図、t_pdの特性を第２０図に示す。第１
９図において縦軸は電流増幅率、横軸はコレクタ
電流（Ic）の対数目盛である。第２０図において
縦軸は遅延時間の対数目盛、横軸にインジエクタ
電流（Ｉ）の対数目盛である。第１９図、第２０
図にみられる様にコレクタによる特性のバラツキ
はみられない。更にコレクタを多数としても同様
の結果であつた。

このように、数々の実施例を示して述べてきた
ように、本発明によれば、製造工程上で非常に大
きな利点が得られるとともに、高集積密度で高性
能、不良の少ない高信頼度のnpnトランジスタ、
および、I²L素子が得られ、とくに、I²L素子にお
いては、回路設計上、レイアウト設計上において
も、非常に有利な点を有している。

【図面の簡単な説明】

第１図は従来例たるI²L素子の構造断面図、第
２図はその等価回路を示す図、第３図ａは、第１
図のトランジスタの平面パターンを示す図、第３
図ｂは同図ａのＡ−A′面の構造断面図を示す、
第４図ａ，ｃおよび第４図ｂは各々本発明の一実
施例であるnpnトランジスタの構造断面図および
平面パターンを示す図、第５図ａ，ｃ〜ｇ，ｉ〜
ｎ，ｐ，ｑ，ｒ，ｓおよび第５図ｂ，ｈ，ｏは
各々本発明の第１の実施例の製造工程順の構造断
面図および平面パターンを示す図、第６図ａ，
ｃ，ｄおよび第６図ｂは各々本発明の第２の実施
例の製造工程順の構造断面図および平面パターン
を示す図、第７図は、本発明の第３の実施例の製
造工程順の構造断面図、第８図ａ，ｂ，ｃ，ｅ，
ｆ，ｇ，ｈおよび第８図ｄは各々本発明の第４の
実施例の製造工程順の構造断面図および平面パタ
ーンを示す図、第９図は本発明の別な実施例を示
す図、第１０図ａ，ｃ〜ｇ，ｉ〜ｏおよび第１０
図ｂ，ｈは各々本発明の第５の実施例の製造工程
順の構造断面図および平面パターンを示す図、第
１１図〜第１７図は本発明の別な実施例を示す構
造断面図、第１８図は本発明の半導体装置の例を
示す等価回路を示す図、第１９図および第２０図
は各々I²L素子の電流増幅率特性を示す図および
遅延時間特性を示す図である。 ３０１…ｎ形半導体基板、３０２…素子分離用
厚い酸化膜、３０３…ｐ形半導体領域（トランジ
スタのベース領域）、３０４…ｎ形半導体領域
（トランジスタのエミツタ、又はコレクタ領域）、
３０５…多結晶シリコン層、３０６…酸化膜、３
０７…金属電極、３０８…ｐ形半導体領域（I²L
素子のインジエクタ）、７０１…ｎ形半導体基板、
７０２…素子分離用厚い酸化膜、７０３…ｐ形半
導体領域（ベース領域）、７０４…ｎ形半導体領
域（エミツタ領域）、７０５…ｎ形不純物を含む、
多結晶シリコン、７０６…酸化膜、７０７…金属
電極、７０８…エミツタ端子用多結晶シリコンの
側壁部、７０９…トランジスタのベースと素子分
離用の厚い酸化膜の境界部、７１０…素子分離用
の厚い酸化膜と接するトランジスタのベース部
分、７１１…多結晶シリコンとトランジスタのベ
ースとの間の薄い酸化膜、８０１…ｎ形半導体基
板、８０２…薄い酸化膜、８０３…窒化膜、８０
４…多結晶シリコン、８０５…窒化膜、８０６…
多結晶シリコンが酸化された酸化膜、８０７…ホ
トレジスト膜、８０８…素子分離用の厚い酸化
膜、８０９…トランジスタ周辺の酸化膜、８１０
…再酸化膜、８１１…ｐ形半導体領域（トランジ
スタのベース）、８１２…ｐ形半導体領域（トラ
ンジスタの周辺ベース部分）、８１３…多結晶シ
リコン、８１４…多結晶シリコンがトランジスタ
の周辺を横切る部分、８１５…ｎ形半導体領域
（トランジスタのエミツタ）、８１６…酸化膜、８
１７…ホトレジスト膜、８１８…ベース端子取出
し穴、８１９…金属配線、８２０…高不純物濃度
ｐ形半導体領域、１１０１…酸化膜、１１０２…
ホトレジスト膜、１１０３…ｐ形半導体領域
（I²L素子のインジエクタ部）、１１０４…インジ
エクタ端子取出し穴、１２０１…将来インジエク
タとなる部分、１２０２…窒化膜、１２０３…多
結晶シリコン、１２０４…酸化膜、１２０５…ホ
トレジスト膜、１２０６…ホトレジスト膜、１３
０１…ホトレジスト膜、１３０２…多結晶シリコ
ン。

Claims (1)

1. 【特許請求の範囲】 １ 厚い酸化膜によつて分離された第１導電形の
   トランジスタを有し、該第１導電形のトランジス
   タの第１の不純物領域の取り出し端子が酸化膜で
   覆われた多結晶シリコン層で取出され、上記多結
   晶シリコンが上記厚い酸化膜とベース層の境界上
   を横切る部分には、上記多結晶シリコンと下側の
   ベース層との間に上記厚い酸化膜からベース層の
   内側に一定距離伸びた絶縁膜を有し、上記絶縁膜
   の下側のベース層は真性ベース層よりも浅いベー
   ス層であり、上記第１の不純物領域は上記多結晶
   シリコン層の幅と上記絶縁膜間の距離によつて決
   定されており、ベース端子の取出し穴は上記多結
   晶シリコンに対し一定距離をおいて形成されてお
   り、ベース端子取出し用電極が上記酸化膜で覆わ
   れた上記多結晶シリコンとオーバラツプして設け
   られたことを特徴とする半導体装置。 ２ 特許請求範囲第１項に記載の半導体装置にお
   いて、上記ベース端子取出し用穴の部分の不純物
   濃度が、他のベース層の部分より高濃度であるこ
   とを特徴とする半導体装置。 ３ 厚い酸化膜によつて分離された第１の第１導
   電形のトランジスタを有し、該第１導電形のトラ
   ンジスタの第１の不純物領域の取り出し端子が酸
   化膜で覆われた多結晶シリコン層で取出され、上
   記多結晶シリコンが上記厚い酸化膜とベース層の
   境界上を横切る部分には、上記多結晶シリコンと
   下側のベース層との間に上記厚い酸化膜からベー
   ス層の内側に一定距離伸びた絶縁膜を有し、上記
   絶縁膜の下側のベース層は真性ベース層よりも浅
   いベース層であり、上記第１の不純物領域は上記
   多結晶シリコン層の幅と上記絶縁膜間の距離によ
   つて決定されており、ベース端子の取出し穴は上
   記多結晶シリコンに対し一定距離をおいて形成さ
   れており、ベース端子取出し用電極が上記酸化膜
   で覆われた上記多結晶シリコンとオーバラツプし
   て設けられた半導体装置において、 上記第１導電形のトランジスタのエミツタ層と
   コレクタ層を各々逆にコレクタ、エミツタとして
   用いてなり、 上記第１導電形のトランジスタの上記ベース
   層、上記コレクタ層をそれぞれ、第２導電形のト
   ランジスタのコレクタ層と、ベース層とし、上記
   第１導電形のトランジスタの上記ベース層の近傍
   に上記第２導電形のトランジスタの上記ベース層
   を介して上記第２導電形のトランジスタのエミツ
   タ層を形成したことを特徴とする半導体装置。 ４ 特許請求範囲第３項記載の半導体装置におい
   て、上記第２導電形トランジスタの上記エミツタ
   層と上記コレクタ層とが対抗する先端部分では、
   上記エミツタ層と上記コレクタ層の不純物層が浅
   く形成されており、上記第２導電形トランジスタ
   の上記ベース層上には酸化膜と窒化膜が形成され
   ていることを特徴とする半導体装置。 ５ 特許請求範囲第３項又は第４項記載の半導体
   装置において、上記第１導電形のトランジスタの
   上記ベース端子取出し用穴と上記第２導電形のト
   ランジスタのエミツタ端子取出し用穴の部分のそ
   れぞれベース層、エミツタ層の不純物濃度が、上
   記第１導電形のトランジスタの他のベース層部分
   より高濃度であることを特徴とする半導体装置。 ６ (a) 半導体基板上に第１の導電形の半導体層
   を形成する工程、 (b) 該半導体層上に少なくとも第１、第２の絶縁
   膜、多結晶シリコン層および耐酸化性の第３の
   絶縁膜を形成する工程、 (c) 前記第３の絶縁膜をトランジスタのベース領
   域の周辺となる部分を残して、他の部分を除去
   する工程、 (d) 前記多結晶シリコン層を選択酸化し酸化膜を
   形成する工程、 (e) 前記第３の絶縁膜を除去し、前記多結晶シリ
   コン層の酸化されなかつた部分の外側にある酸
   化膜を除去する工程、 (f) 前記第２および第１の絶縁膜を前記多結晶シ
   リコン層の酸化されなかつた部分およびその内
   側領域に対応する大きさに加工し更に前記多結
   晶シリコン層の内側の酸化膜を除去する工程、 (g) 少なくとも素子分離のための厚い酸化膜の形
   成および上記多結晶シリコン層を酸化膜に形成
   する工程、 (h) 前記ベース領域となる半導体基板を露出せし
   める工程、 (i) ベース領域となる第２の導電形の不純物領域
   を形成する工程、 (j) 所定領域に多結晶シリコン層を形成する工
   程、 (k) これまでに準備された半導体基板上を第４の
   絶縁膜で覆う工程、 (l) 前記所定領域に設けた多結晶シリコン層に対
   応して前記半導体基板に第１の導電形の不純物
   領域を形成する工程、 (m) ベース端子取り出し用の開孔を形成する工
   程、 (n) ベース取り出し用端子を形成する工程を有す
   ることを特徴とする半導体装置の製造方法。 ７ (a) 半導体基板上に第１の導電形の半導体層
   を形成する工程、 (b) 該半導体層上に少なくとも第１、第２の絶縁
   膜、多結晶シリコン層および耐酸化性の第３の
   絶縁膜を形成する工程、 (c) 前記第３の絶縁膜をトランジスタのベース領
   域の周辺となる部分を残して、他の部分を除去
   する工程、 (d) 前記多結晶シリコン層を選択酸化し酸化膜を
   形成する工程、 (e) 前記第３の絶縁膜を除去し、前記多結晶シリ
   コン層の酸化されなかつた部分の外側にある酸
   化膜を除去する工程、 (f) 前記第２および第１の絶縁膜を前記多結晶シ
   リコン層の酸化されなかつた部分およびその内
   側領域に対応する大きさに加工し更に前記多結
   晶シリコン層の内側の酸化膜を除去する工程、 (g) 少なくとも素子分離のための厚い酸化膜の形
   成および上記多結晶シリコン層を酸化膜に形成
   する工程、 (h) 前記ベース領域となる半導体基板を露出せし
   める工程、 (i) ベース領域となる第２の導電形の不純物領域
   を形成する工程、 (j) 所定領域に多結晶シリコン層を形成する工
   程、 (k) これまでに準備された半導体基板上を第４の
   絶縁膜で覆う工程、 (l) 前記所定領域に設けた多結晶シリコン層に対
   応して前記半導体基板に第１の導電形の不純物
   領域を形成する工程、 (m) ベース端子取り出し用の開孔を形成する工
   程、 (n) ベース取り出し用端子を形成する工程を有す
   る半導体装置の製造方法において、 前記（ｉ）の工程では、第１導電形トランジス
   タのベース層と、第２導電形トランジスタのエミ
   ツタ層とが同時に形成されることを特徴とする半
   導体装置の製造方法。