JPH0136710B2 - - Google Patents
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- JPH0136710B2 JPH0136710B2 JP57201292A JP20129282A JPH0136710B2 JP H0136710 B2 JPH0136710 B2 JP H0136710B2 JP 57201292 A JP57201292 A JP 57201292A JP 20129282 A JP20129282 A JP 20129282A JP H0136710 B2 JPH0136710 B2 JP H0136710B2
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- Japan
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- silicon
- layer
- oxide film
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特に
バイポーラ形半導体集積回路装置（以下「BIP・
IC」という。）におけるトランジスタの電極引き
出し部の形成方法の改良に関するものである。
バイポーラ形半導体集積回路装置（以下「BIP・
IC」という。）におけるトランジスタの電極引き
出し部の形成方法の改良に関するものである。
一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸技術を用いた酸化膜分離、また
は三重拡散を用いる方法などによつて電気的に独
立した島内に形成される。ここでは酸化膜分離法
によつてnpnトランジスタを形成する方法につい
て述べる。勿論、これ以外の上記各種分離法を用
いる場合、さらにはpnpトランジスタについても
適用できるものである。
接合分離、選択酸技術を用いた酸化膜分離、また
は三重拡散を用いる方法などによつて電気的に独
立した島内に形成される。ここでは酸化膜分離法
によつてnpnトランジスタを形成する方法につい
て述べる。勿論、これ以外の上記各種分離法を用
いる場合、さらにはpnpトランジスタについても
適用できるものである。
第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（p-形）シリコン基板１にコレクタ埋
込層となる高不純物濃度のｎ形（n+形）層２を
選択的に形成した後、それらの上にn-形エピタ
キシヤル層３を成長させる〔第１図ａ〕。次に、
下敷酸化膜１０１の上に形成した窒化膜２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤネルカツト用のｐ形層４が同時に
形成される〔第１図ｂ〕。次に、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３を形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）を
マスクとして外部ベース層となるp+形層５を、
更に、上記ホトレジスト膜を除去し、あらためて
ホトレジスト膜３０１を形成し、これをマスクと
して活性ベース層となるｐ形層６をイオン注入法
によつて形成する〔第１図ｃ〕。つづいて、ホト
レジスト膜３０１を除去し、一般にホスシリケー
トガラス（PSG）からなるパツシベーシヨン膜
４０１を被着させ、ベースイオン注入層５，６の
アニールとPSG膜４０１の焼しめとをかねた熱
処理を行なつて、中間段階の外部ベース層５１お
よび活性ベース層６１とした後、PSG膜４０１
に所要の開口７０および８０を形成して、イオン
注入法によつてエミツタ層となるべきn+形層７
およびコレクタ電極取り出し層となるべきn+形
層８を形成する〔第１図ｄ〕。その後、各イオン
注入層をアニールして、外部ベース層５２および
活性ベース層６２を完成させるとともにエミツタ
層７１およびコレクタ電極取り出し層８１を形成
した後に、ベース電極取り出し用の開口５０を形
成し、各開口部５０，７０および８０に電極の突
き抜け防止用の金属シリサイド〔白金シリサイド
pt―Si、パラジウムシリサイドPd―Siなど〕膜
５０１を形成した上で、アルミニウムAlのよう
な低抵抗金属によつてベース電極配線９、エミツ
タ電極配線１０およびコレクタ電極配線１１を形
成する。
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（p-形）シリコン基板１にコレクタ埋
込層となる高不純物濃度のｎ形（n+形）層２を
選択的に形成した後、それらの上にn-形エピタ
キシヤル層３を成長させる〔第１図ａ〕。次に、
下敷酸化膜１０１の上に形成した窒化膜２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤネルカツト用のｐ形層４が同時に
形成される〔第１図ｂ〕。次に、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３を形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）を
マスクとして外部ベース層となるp+形層５を、
更に、上記ホトレジスト膜を除去し、あらためて
ホトレジスト膜３０１を形成し、これをマスクと
して活性ベース層となるｐ形層６をイオン注入法
によつて形成する〔第１図ｃ〕。つづいて、ホト
レジスト膜３０１を除去し、一般にホスシリケー
トガラス（PSG）からなるパツシベーシヨン膜
４０１を被着させ、ベースイオン注入層５，６の
アニールとPSG膜４０１の焼しめとをかねた熱
処理を行なつて、中間段階の外部ベース層５１お
よび活性ベース層６１とした後、PSG膜４０１
に所要の開口７０および８０を形成して、イオン
注入法によつてエミツタ層となるべきn+形層７
およびコレクタ電極取り出し層となるべきn+形
層８を形成する〔第１図ｄ〕。その後、各イオン
注入層をアニールして、外部ベース層５２および
活性ベース層６２を完成させるとともにエミツタ
層７１およびコレクタ電極取り出し層８１を形成
した後に、ベース電極取り出し用の開口５０を形
成し、各開口部５０，７０および８０に電極の突
き抜け防止用の金属シリサイド〔白金シリサイド
pt―Si、パラジウムシリサイドPd―Siなど〕膜
５０１を形成した上で、アルミニウムAlのよう
な低抵抗金属によつてベース電極配線９、エミツ
タ電極配線１０およびコレクタ電極配線１１を形
成する。
第２図はこの従来方法で製造されたトランジス
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp+形外部ベース層５
２を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層７１とベース電極開口５０と
の距離D1にも依存し、従来のものではベース電
極配線９とエミツタ電極配線１０との間隔と各電
極配線９，１０の各開口５０，７０からのはみ出
し分との合計距離となつており、ホトエツチング
の精度を向上して電極配線間隔を小さくしても、
上記はみ出し分はどうしても残る。
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp+形外部ベース層５
２を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層７１とベース電極開口５０と
の距離D1にも依存し、従来のものではベース電
極配線９とエミツタ電極配線１０との間隔と各電
極配線９，１０の各開口５０，７０からのはみ出
し分との合計距離となつており、ホトエツチング
の精度を向上して電極配線間隔を小さくしても、
上記はみ出し分はどうしても残る。
この発明は以上のような点に鑑みてなされたも
ので、エミツタ層とベース電極取り出し部とが自
己整合的に近接し、かつ、ダブルベース構造にす
ることによつてベース抵抗の小さいトランジスタ
の製造方法を提供するものである。
ので、エミツタ層とベース電極取り出し部とが自
己整合的に近接し、かつ、ダブルベース構造にす
ることによつてベース抵抗の小さいトランジスタ
の製造方法を提供するものである。
第３図ａ〜ｆはこの発明に係る半導体装置の製
造方法の一実施例の主要工程段階における状態を
示す断面図である。同図において、６０１，６１
１，６１２はポリシリコン膜、２０２，２０３は
窒化膜、１０４，１０６はポリシリコン膜を酸化
して形成した酸化膜、１０５は基板を低温酸化し
て形成された酸化膜、５０１，５１１，５１２は
金属シリケート膜である。
造方法の一実施例の主要工程段階における状態を
示す断面図である。同図において、６０１，６１
１，６１２はポリシリコン膜、２０２，２０３は
窒化膜、１０４，１０６はポリシリコン膜を酸化
して形成した酸化膜、１０５は基板を低温酸化し
て形成された酸化膜、５０１，５１１，５１２は
金属シリケート膜である。
次に、上記構成による半導体装置の製造工程に
ついて説明する。まず、第３図ａに示すように、
従来と同様にしてp-形シリコン基板１にコレク
タ埋込層となるn+形層２を選択的に形成した後、
その上にn-形エピタキシヤル層３を成長させ、
更に分離酸化膜１０２を形成し、同時にチヤネル
カツト用のｐ形層４を形成し、更にベース領域６
をイオン注入によつて形成した後、このとき保護
膜として用いた酸化膜１０３の上に窒化膜２０２
を形成し、コレクタ層３とベース層６との接合の
基体表面への露出部が保護されるように、この部
分のみを残して他をエツチング除去した後に、該
窒化膜２０２の上を含めて全上面にポリシリコン
膜６０１をデポジシヨンする。次に、第３図ｂに
示すように、ポリシリコン膜６０１の上に窒化膜
２０３をデポジシヨンして、エミツタ層およびコ
レクタ引出し層を形成すべき部位の上の部分が残
るように窒化膜２０３をパターニングし、この窒
化膜２０３をマスクとして、ポリシリコン膜６０
１を選択酸化して、エミツタ層形成部位の上にポ
リシリコン膜６１１をコレクタ引き出し層形成部
位上にポリシリコン膜６１２を残して、他の部分
のポリシリコン膜６０１を酸化膜１０４とする。
このとき、エミツタ層形成部位上のポリシリコン
膜６１１は保護用窒化膜２０２に重ならないよう
に、コレクタ引出し層形成部位上のポリシリコン
膜６１２は窒化膜２０２に一部重なるように形成
する。そして、上面からｎ形イオン注入を施して
上記ポリシリコン膜６１１，６１２にｎ形イオン
を注入させる。ここで、イオン注入領域は酸化膜
１０４のマスク作用によつて決まる。このよう
に、酸化膜１０４はイオン注入時のマスクとして
用いるのであるからその厚さは3000Å程度あれば
十分で、ポリシリコン膜６０１が厚いときには、
それを少しエツチングして薄くしてから選択酸化
した方が作業効率がよい。次に第３図ｃに示すよ
うに、上記ポリシリコン膜６１１，６１２からｎ
形不純物を拡散させてエミツタ層７およびコレク
タ引出し層８を形成したのち酸化膜１０４を全面
除去する。次に、第３図ｄに示すように、上面に
低温酸化を施して、露出ベース層６の面に酸化膜
１０５を、ポリシリコン層６１１，６１２の側面
に酸化膜１０６を形成する。この時よく知られて
いるように低温酸化ではポリシリコン上の酸化膜
１０６は厚く、シリコン基板上の酸化膜１０５は
薄く形成される。次いで第３図ｅに示すように、
リアクテイブ・イオン・エツチング（RIE）など
の異方性エツチングを施して、ポリシリコン膜６
１１，６１２の側面の酸化膜１０６を残してベー
ス層６の表面の酸化膜１０５を除去した後に、窒
化膜２０３を熱リン酸などを用いて全面除去し
て、（このとき窒化膜２０２も一部除去されるが、
コレクタ・ベース接合は酸化膜１０３で保護され
ている。）このようにして露出したベース層６、
ポリシリコン膜６１１および６１２の表面に金属
シリサイド膜５０１，５１１および５１２をそれ
ぞれ形成する。つづいて、第３図ｆに示すよう
に、リンケイ酸ガラスのようなパツシベーシヨン
膜４０１を形成し、所要位置に開孔をしたのち、
アルミニウムからなるベース電極配線９、エミツ
タ電極配線１０〔第３図ｆには図示せず。〕、およ
びコレクタ電極配線１１を形成する。第４図はこ
のようにして得られたトランジスタの平面パター
ン図である。
ついて説明する。まず、第３図ａに示すように、
従来と同様にしてp-形シリコン基板１にコレク
タ埋込層となるn+形層２を選択的に形成した後、
その上にn-形エピタキシヤル層３を成長させ、
更に分離酸化膜１０２を形成し、同時にチヤネル
カツト用のｐ形層４を形成し、更にベース領域６
をイオン注入によつて形成した後、このとき保護
膜として用いた酸化膜１０３の上に窒化膜２０２
を形成し、コレクタ層３とベース層６との接合の
基体表面への露出部が保護されるように、この部
分のみを残して他をエツチング除去した後に、該
窒化膜２０２の上を含めて全上面にポリシリコン
膜６０１をデポジシヨンする。次に、第３図ｂに
示すように、ポリシリコン膜６０１の上に窒化膜
２０３をデポジシヨンして、エミツタ層およびコ
レクタ引出し層を形成すべき部位の上の部分が残
るように窒化膜２０３をパターニングし、この窒
化膜２０３をマスクとして、ポリシリコン膜６０
１を選択酸化して、エミツタ層形成部位の上にポ
リシリコン膜６１１をコレクタ引き出し層形成部
位上にポリシリコン膜６１２を残して、他の部分
のポリシリコン膜６０１を酸化膜１０４とする。
このとき、エミツタ層形成部位上のポリシリコン
膜６１１は保護用窒化膜２０２に重ならないよう
に、コレクタ引出し層形成部位上のポリシリコン
膜６１２は窒化膜２０２に一部重なるように形成
する。そして、上面からｎ形イオン注入を施して
上記ポリシリコン膜６１１，６１２にｎ形イオン
を注入させる。ここで、イオン注入領域は酸化膜
１０４のマスク作用によつて決まる。このよう
に、酸化膜１０４はイオン注入時のマスクとして
用いるのであるからその厚さは3000Å程度あれば
十分で、ポリシリコン膜６０１が厚いときには、
それを少しエツチングして薄くしてから選択酸化
した方が作業効率がよい。次に第３図ｃに示すよ
うに、上記ポリシリコン膜６１１，６１２からｎ
形不純物を拡散させてエミツタ層７およびコレク
タ引出し層８を形成したのち酸化膜１０４を全面
除去する。次に、第３図ｄに示すように、上面に
低温酸化を施して、露出ベース層６の面に酸化膜
１０５を、ポリシリコン層６１１，６１２の側面
に酸化膜１０６を形成する。この時よく知られて
いるように低温酸化ではポリシリコン上の酸化膜
１０６は厚く、シリコン基板上の酸化膜１０５は
薄く形成される。次いで第３図ｅに示すように、
リアクテイブ・イオン・エツチング（RIE）など
の異方性エツチングを施して、ポリシリコン膜６
１１，６１２の側面の酸化膜１０６を残してベー
ス層６の表面の酸化膜１０５を除去した後に、窒
化膜２０３を熱リン酸などを用いて全面除去し
て、（このとき窒化膜２０２も一部除去されるが、
コレクタ・ベース接合は酸化膜１０３で保護され
ている。）このようにして露出したベース層６、
ポリシリコン膜６１１および６１２の表面に金属
シリサイド膜５０１，５１１および５１２をそれ
ぞれ形成する。つづいて、第３図ｆに示すよう
に、リンケイ酸ガラスのようなパツシベーシヨン
膜４０１を形成し、所要位置に開孔をしたのち、
アルミニウムからなるベース電極配線９、エミツ
タ電極配線１０〔第３図ｆには図示せず。〕、およ
びコレクタ電極配線１１を形成する。第４図はこ
のようにして得られたトランジスタの平面パター
ン図である。
このようにして、得られたトランジスタでは、
エミツタ層７はエミツタ電極配線１０に金属シリ
サイド膜５１１が重畳されたポリシリコン膜６１
１で接続され、ベース電極配線９のためのパツシ
ベーシヨン膜４０１への開孔位置は従来例とは異
なつて、ポリシリコン膜６１１の近くにでき、さ
らに、このベース電極配線９は金属シリサイド膜
５０１に接続され酸化膜１０６によつて自己整合
的にエミツタ領域から分離されている。また、ベ
ースの金属シリサイド５０１は、図のようにエミ
ツタ領域をとり囲んでおり、いわゆるダブルベー
ス構造になつている。従来のダブルベース構造で
は、ベース電極および開孔領域が大きくなり、容
量増大の欠点があつたが、この発明では特別な電
極も開孔も必要でなく、容量の増大もなくて、ベ
ース抵抗を下げることができる。
エミツタ層７はエミツタ電極配線１０に金属シリ
サイド膜５１１が重畳されたポリシリコン膜６１
１で接続され、ベース電極配線９のためのパツシ
ベーシヨン膜４０１への開孔位置は従来例とは異
なつて、ポリシリコン膜６１１の近くにでき、さ
らに、このベース電極配線９は金属シリサイド膜
５０１に接続され酸化膜１０６によつて自己整合
的にエミツタ領域から分離されている。また、ベ
ースの金属シリサイド５０１は、図のようにエミ
ツタ領域をとり囲んでおり、いわゆるダブルベー
ス構造になつている。従来のダブルベース構造で
は、ベース電極および開孔領域が大きくなり、容
量増大の欠点があつたが、この発明では特別な電
極も開孔も必要でなく、容量の増大もなくて、ベ
ース抵抗を下げることができる。
第５図はこの発明の方法で形成されたトランジ
スタの他の例を示す平面パターン図で、酸化膜１
０３をエミツタ領域のポリシリコン膜６１１の一
部分の下を通つて分離酸化膜１０２とシリコン島
との境界部分上に残すようにすることによつてい
わゆるウオールドエミツタ構造となるのを防止で
きる。
スタの他の例を示す平面パターン図で、酸化膜１
０３をエミツタ領域のポリシリコン膜６１１の一
部分の下を通つて分離酸化膜１０２とシリコン島
との境界部分上に残すようにすることによつてい
わゆるウオールドエミツタ構造となるのを防止で
きる。
このウオールド・エミツタ構造とは、第４図の
構造のようにエミツタ・ベース接合が分離酸化膜
１０２に接する構造を云い、このウオールド・エ
ミツタ構造ではコレクタ−エミツタ・パイプ（Ｃ
―Epipe）による接合不良が発生し易いが、第５
図の構造ではこれを避けることができる。
構造のようにエミツタ・ベース接合が分離酸化膜
１０２に接する構造を云い、このウオールド・エ
ミツタ構造ではコレクタ−エミツタ・パイプ（Ｃ
―Epipe）による接合不良が発生し易いが、第５
図の構造ではこれを避けることができる。
なお、前述の選択酸化用のマスク形成の際の窒
化膜のパターニングにおいて、オーバ・エツチン
グによるサイドエツチング効果を利用するなどの
方法でさらにエミツタ幅を小さくできることは勿
論である。また、以上npnトランジスタの場合に
ついて説明したが、pnpトランジスタについても
同様にできることは言うまでもない。さらに、素
子間分離については前述の各種分離法が適用可能
である。
化膜のパターニングにおいて、オーバ・エツチン
グによるサイドエツチング効果を利用するなどの
方法でさらにエミツタ幅を小さくできることは勿
論である。また、以上npnトランジスタの場合に
ついて説明したが、pnpトランジスタについても
同様にできることは言うまでもない。さらに、素
子間分離については前述の各種分離法が適用可能
である。
以上説明したように、この発明に係る半導体装
置の製造方法によればエミツタ層は、そのエミツ
タ層拡散形成に用いたポリシリコン膜上の金属シ
リサイド膜によつて、エミツタ電極配線に接続さ
れるようにし、ベース電極配線はエミツタ層か
ら、その上のポリシリコン膜の側面を酸化して形
成した酸化膜の厚さだけ離れた位置まで金属シリ
サイド膜が延びてつながつており、自己整合的構
造となつており、かつダブルベース構造となつて
いるので、ベース抵抗を極端に小さくできる。さ
らに、エミツタ拡散をポリシリコン膜を経て行な
うので、浅く精度よく形成できる。また、このポ
リシリコン膜をエミツタ層形成領域上に残すのに
選択酸化を用いているので、エミツタ幅を従来よ
りも狭くすることができる。
置の製造方法によればエミツタ層は、そのエミツ
タ層拡散形成に用いたポリシリコン膜上の金属シ
リサイド膜によつて、エミツタ電極配線に接続さ
れるようにし、ベース電極配線はエミツタ層か
ら、その上のポリシリコン膜の側面を酸化して形
成した酸化膜の厚さだけ離れた位置まで金属シリ
サイド膜が延びてつながつており、自己整合的構
造となつており、かつダブルベース構造となつて
いるので、ベース抵抗を極端に小さくできる。さ
らに、エミツタ拡散をポリシリコン膜を経て行な
うので、浅く精度よく形成できる。また、このポ
リシリコン膜をエミツタ層形成領域上に残すのに
選択酸化を用いているので、エミツタ幅を従来よ
りも狭くすることができる。
第１図は従来の半導体装置の製造方法を説明す
るためのその主要段階における状態を示す断面
図、第２図は上記従来の製造方法で得られたトラ
ンジスタの平面図、第３図はこの発明の一実施例
の方法を説明するためのその主要段階における状
態を示す断面図、第４図はこの実施例の方法にな
るトランジスタの一例の平面図、第５図は同じく
トランジスタの他の例の平面図である。 図において、１はシリコン基板、３はコレクタ
層、６はベース層、７はエミツタ層、８はコレク
タ電極取り出し層、９，１０，１１は低抵抗金属
配線、１０３は酸化シリコン膜、１０４，１０
５，１０６は酸化膜、２０２は窒化シリコン膜、
２０３はマスク（窒化膜）、４０１はパツシベー
シヨン膜、５０１，５１１，５１２は金属シリサ
イド膜、６０１，６１１，６１２はポリシリコン
膜である。なお、図中同一符号は同一または相当
部分を示す。
るためのその主要段階における状態を示す断面
図、第２図は上記従来の製造方法で得られたトラ
ンジスタの平面図、第３図はこの発明の一実施例
の方法を説明するためのその主要段階における状
態を示す断面図、第４図はこの実施例の方法にな
るトランジスタの一例の平面図、第５図は同じく
トランジスタの他の例の平面図である。 図において、１はシリコン基板、３はコレクタ
層、６はベース層、７はエミツタ層、８はコレク
タ電極取り出し層、９，１０，１１は低抵抗金属
配線、１０３は酸化シリコン膜、１０４，１０
５，１０６は酸化膜、２０２は窒化シリコン膜、
２０３はマスク（窒化膜）、４０１はパツシベー
シヨン膜、５０１，５１１，５１２は金属シリサ
イド膜、６０１，６１１，６１２はポリシリコン
膜である。なお、図中同一符号は同一または相当
部分を示す。
Claims (1)
- 【特許請求の範囲】 １ コレクタ層となるべき第１伝導形領域とその
表面部の一部にベース層となるべき第２伝導形領
域とが形成されたシリコン基板の表面の上記第１
伝導形領域と上記第２伝導形領域との接合部を含
む部位に酸化シリコン膜および窒化シリコン膜を
順次重ねて形成する第１の工程、上記窒化シリコ
ン膜の上を含む上記シリコン基板の表面上に直接
シリコン膜を形成し、エミツタ層およびコレクタ
電極取り出し層を形成すべき部位の上を除く上記
シリコン膜の部分を選択酸化法によつて酸化させ
る第２の工程、この第２の工程で得られた酸化膜
をマスクとして上記エミツタ層およびコレクタ電
極取り出し層を形成すべき部位の上の上記シリコ
ン膜に高濃度に第１伝導形の不純物を拡散させる
第３の工程、上記シリコン基板へ上記シリコン膜
から上記不純物を拡散させて、上記エミツタ層を
形成した後に上記酸化膜を除去する第４の工程、
上記第２の工程の選択酸化に用いたマスクを再度
マスクとして低温酸化を施して上記シリコン膜の
側壁には厚い酸化膜を、上記第４の工程で露出し
た上記シリコン基板の表面には薄い酸化膜を形成
する第５の工程、上記シリコン膜の側壁には酸化
膜を残して、上記シリコン基板の表面上の上記薄
い酸化膜を除去した後に、上記第５の工程で用い
た上記マスクを除去する第６の工程、上記第６の
工程で露出した上記シリコン膜上面および上記シ
リコン基板の表面に金属シリサイド膜を形成する
第７の工程、及び全上面にパツシベーシヨン膜を
デポジシヨンしたのち、上記金属シリサイド膜の
上に所要の電極窓を開孔させ、この電極窓を介し
て上記金属シリサイド膜につながる低抵抗金属配
線を形成する第８の工程を備えたことを特徴とす
る半導体装置の製造方法。 ２ シリコン膜としてポリシリコン膜を用いるこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201292A JPS5989458A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201292A JPS5989458A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5989458A JPS5989458A (ja) | 1984-05-23 |
| JPH0136710B2 true JPH0136710B2 (ja) | 1989-08-02 |
Family
ID=16438557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201292A Granted JPS5989458A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989458A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611053B2 (ja) * | 1984-12-20 | 1994-02-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH0611055B2 (ja) * | 1985-11-13 | 1994-02-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US4933295A (en) * | 1987-05-08 | 1990-06-12 | Raytheon Company | Method of forming a bipolar transistor having closely spaced device regions |
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
-
1982
- 1982-11-15 JP JP57201292A patent/JPS5989458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5989458A (ja) | 1984-05-23 |
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