JPH0475688B2 - - Google Patents
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- JPH0475688B2 JPH0475688B2 JP58082740A JP8274083A JPH0475688B2 JP H0475688 B2 JPH0475688 B2 JP H0475688B2 JP 58082740 A JP58082740 A JP 58082740A JP 8274083 A JP8274083 A JP 8274083A JP H0475688 B2 JPH0475688 B2 JP H0475688B2
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- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
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- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Description
CS２に接続されてなる第６のスイツチ回路Ｑ６ とを備えてなることを特徴とする波形整形回路。Sixth switch circuit Q6 connected to CS2 A waveform shaping circuit comprising:
２ 第１のスイツチ回路Ｑ１と第２のスイツチ回
路Ｑ２とからなり、第１のスイツチ回路Ｑ１の一
端が互いに直列接続された第１、第２の負荷回路
Ｒ１，Ｒ２からなる第１の負荷手段を介して電源
電圧に接続され、さらに上記第２のスイツチ回路
Ｑ２の一端が互いに直列接続された第３、第４の
負荷回路Ｒ１′，Ｒ２′からなる第２の負荷手段を
介して電源電圧に接続されるとともに、他の一端
が共通に定電流源CS３に接続され、入力信号の
レベル差に応答して駆動される第１のスイツチ手
段と、
上記第１のスイツチ回路Ｑ１と上記第１の負荷
手段との間の電位によつて駆動され、一端が電源
電圧に接続されるとともに、他の一端は定電流源
CS１に接続される第３のスイツチ回路Ｑ４と、
上記第２のスイツチ回路Ｑ２と上記第２の負荷
手段との間の電位によつて駆動され、一端が電源
電圧に接続されるとともに、他の一端は定電流源
CS１に接続される第４のスイツチ回路Ｑ３と、
上記第１の負荷回路Ｒ１と第２の負荷回路Ｒ２
との間に一端が接続され、一端は定電流源CS２
に接続されてなる第５のスイツチ回路Ｑ５′と、
上記第３の負荷回路Ｒ１′と第４の負荷回路Ｒ
２′との間に一端が接続され、一端は定電流源CS
２に接続されてなる第６のスイツチ回路Ｑ６′と、
を備えてなることを特徴とする波形整形回路。2. A first load means consisting of a first switch circuit Q1 and a second switch circuit Q2, and consisting of first and second load circuits R1 and R2, which have one end of the first switch circuit Q1 connected to each other in series. The second switch circuit Q2 is connected to the power supply voltage through a second load means consisting of third and fourth load circuits R1' and R2' connected in series with one end of the second switch circuit Q2. a first switch means connected to the constant current source CS3 and whose other end is commonly connected to the constant current source CS3, and driven in response to a level difference between the input signals; One end is connected to the power supply voltage, and the other end is connected to a constant current source.
A third switch circuit Q4 connected to CS1 is driven by the potential between the second switch circuit Q2 and the second load means, one end of which is connected to the power supply voltage, and the other end of which is connected to the power supply voltage. One end is a constant current source
a fourth switch circuit Q3 connected to CS1; and the first load circuit R1 and second load circuit R2.
One end is connected between the constant current source CS2
a fifth switch circuit Q5' connected to the third load circuit R1' and the fourth load circuit R1';
2', and one end is connected to the constant current source CS.
1. A waveform shaping circuit, comprising: a sixth switch circuit Q6' connected to Q2;
〔技術分野〕
本発明は、入力信号のレベル変化を検出して、
波形整形された出力信号を得る際に用いて好適な
波形整形回路に関する。
[Technical field] The present invention detects level changes in an input signal,
The present invention relates to a waveform shaping circuit suitable for use in obtaining a waveform-shaped output signal.
上記波形整形回路は、いわゆるシユミツト回路
として知られている。シユミツト回路の回路構成
は多種類にわたるが、そのうちの一例について述
べると下記の如き回路構成のものがある。
The waveform shaping circuit described above is known as a so-called Schmitt circuit. There are many types of circuit configurations of Schmitt circuits, and one example is as follows.
すなわち、演算増幅器の例えば逆相入力端子に
入力信号を供給する。そして、正相入力端子に所
定電圧レベルの基準電圧を供給するのであるが、
この基準電圧が演算増幅器の出力信号に対応して
レベル変化するように構成する。この場合、入力
信号の電圧レベルが変化することによつて、レベ
ル“１”又は“０”の出力信号が得られる。しか
も、基準電圧が上述の如く変化するので、出力信
号がレベル“１”になるときとレベル“０”にな
るときの、入力信号の電圧レベルが異なる。 That is, an input signal is supplied to, for example, a negative phase input terminal of an operational amplifier. Then, a reference voltage of a predetermined voltage level is supplied to the positive phase input terminal.
The reference voltage is configured to change in level in response to the output signal of the operational amplifier. In this case, by changing the voltage level of the input signal, an output signal of level "1" or "0" is obtained. Moreover, since the reference voltage changes as described above, the voltage level of the input signal is different when the output signal becomes level "1" and when it becomes level "0".
言い換えれば、上記シユミツト回路はヒステリ
シス特性を有しているものであり、入力信号に雑
音電圧が混入していても、その影響から逃がれる
ことができる。 In other words, the Schmitt circuit has hysteresis characteristics, and even if noise voltage is mixed into the input signal, it can escape from the influence.
本願発明に先立ち、本発明者が上記シユミツト
回路を検討したところ、下記の如き欠陥を有して
いることが判明した。 Prior to the invention of the present application, the inventor investigated the above-mentioned Schmitt circuit and found that it had the following defects.
すなわち、一般にヒステリシス回路においては
温度の影響等により出力信号がレベル“１”又は
“０に変化するスレツシユホールド電圧が基準値
に対し変化してしまう。そして、ヒステリシス幅
も変動してしまうことが、本発明者の検討により
判明した。 That is, in general, in a hysteresis circuit, the threshold voltage at which the output signal changes to level "1" or "0" changes with respect to the reference value due to the influence of temperature, etc. Also, the hysteresis width may also change. , was discovered through investigation by the present inventor.
本発明の目的は、ヒステリシス幅が変動して
も、実質的に問題にならないような波形整形回路
（シユミツトトリガ回路）を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a waveform shaping circuit (schmitt trigger circuit) in which fluctuations in hysteresis width do not substantially cause problems.
本願において開示される発明の概要を簡単に説
明すれば、下記のとおりである。
A brief summary of the invention disclosed in this application is as follows.
すなわち、入力信号のレベル差に対応して第１
のスイツチ回路を構成するトランジスタQ1，Q2
を交互に駆動する。抵抗R1、R1′及びR2，R2′で
構成された複数の負荷回路の各出力電圧は、第２
のスイツチ回路を構成するトランジスタQ5，Q6
によつて電圧差を有する。第３のスイツチ回路を
構成するトランジスタQ3，Q4は、上記出力電圧
の電圧差によつて駆動される。 In other words, the first
Transistors Q 1 and Q 2 make up the switch circuit of
are driven alternately. Each output voltage of a plurality of load circuits composed of resistors R 1 , R 1 ′ and R 2 , R 2 ′ is
Transistors Q 5 and Q 6 make up the switch circuit of
There is a voltage difference depending on the voltage. Transistors Q 3 and Q 4 constituting the third switch circuit are driven by the voltage difference between the output voltages.
従つて、本発明を適用した波形整形回路では、
出力信号を正帰還することなく入力信号のレベル
差を検出して波形整形された出力信号を得ること
ができる。 Therefore, in the waveform shaping circuit to which the present invention is applied,
A waveform-shaped output signal can be obtained by detecting a level difference between input signals without positive feedback of the output signal.
以下、第１図〜第２図を参照して、本発明を適
用した波形整形回路の一実施例を延べる。なお、
第１図は波形整形回路（以下においてシユミツト
回路という）の回路図であり、半導体集積回路化
されているものとする。
Hereinafter, one embodiment of a waveform shaping circuit to which the present invention is applied will be described with reference to FIGS. 1 and 2. In addition,
FIG. 1 is a circuit diagram of a waveform shaping circuit (hereinafter referred to as a Schmitt circuit), which is assumed to be a semiconductor integrated circuit.
ICの外部接続端子として設けられた、１番端
子、２番端子には、いわゆるダブルエンド方式に
て、入力信号VIN，INが供給される。３番端子
には＋VCC電源が供給され、４番端子、５番端子
からは出力信号VOUT、OUTが得られる。なお、
６番端子は、シユミツト回路１の基準電位を規定
するアース端子である。 Input signals V IN and IN are supplied to the first and second terminals provided as external connection terminals of the IC in a so-called double-end system. +V CC power is supplied to the third terminal, and output signals V OUT and OUT are obtained from the fourth and fifth terminals. In addition,
The No. 6 terminal is a ground terminal that defines the reference potential of the Schmitt circuit 1.
次に、シユミツト回路１の回路動作を述べる。 Next, the circuit operation of the Schmitt circuit 1 will be described.
いま仮りに、入力信号VINが＋、INが−であ
るとする。トランジスタQ1がオン状態に動作し
て、＋VCC電源から抵抗R1、R2、トランジスタQ1、
定電流回路CS3を介し、アースラインに電流I1が
流れる。この際、電流I1によつて生ずるＡ点電圧
レベルVA（I1）は、VA（I1）＝VCC−I1（R1＋R2）に
低下する。 Assume now that the input signal V IN is + and IN is -. Transistor Q 1 operates in the on state, and resistors R 1 , R 2 , transistor Q 1 ,
A current I 1 flows through the earth line through the constant current circuit CS 3 . At this time, the A point voltage level V A (I 1 ) caused by the current I 1 decreases to V A (I 1 )=V CC −I 1 (R 1 +R 2 ).
一方、トランジスタQ2はオフ状態であるから、
Ｂ点の電圧VBはほぼ＋VCCである。故に、トラン
ジスタQ3がオン状態に動作し、＋VCC電源から、
トランジスタQ3、抵抗R3、定電流回路CS1を介
し、電流I2が流れる。この結果、トランジスタQ5
もオン状態に動作し、＋VCC電源から、抵抗R1、
トランジスタQ5、定電流回路CS2を介し、アース
ラインに電流I3が流れる。従つて、電流I3を考慮
してＡ点の電圧VAを改めて求めれば、
VA＝VCC−I1（R1＋R2）−I3・R1
＝VCC−I1（R1＋R2）−I1／ｎR1 ……(1)
となる。 On the other hand, since transistor Q 2 is in the off state,
The voltage V B at point B is approximately +V CC . Therefore, transistor Q3 operates in the on state, and from the +V CC power supply,
Current I 2 flows through transistor Q 3 , resistor R 3 , and constant current circuit CS 1 . As a result, transistor Q 5
also operates in the on state, and from the +V CC power supply, resistors R 1 ,
A current I 3 flows to the ground line via the transistor Q 5 and the constant current circuit CS 2 . Therefore, if we calculate the voltage V A at point A again considering the current I 3 , we get V A = V CC −I 1 (R 1 + R 2 ) − I 3・R 1 = V CC −I 1 (R 1 + R2 ) -I1 / nR1 ...(1).
なお、定電流回路CS2を流れる電流I3は、定電
流回路CS3を流れる電流I1に対し、１／ｎの電流量に
なされている。 Note that the current I 3 flowing through the constant current circuit CS 2 is set to be 1/n of the current I 1 flowing through the constant current circuit CS 3 .
ところで、Ａ点の電圧VAが上記(1)式の如く低
下したとき、トランジスタQ4にベース・エミッ
タ間電圧VBE4が供給されず、オフ状態になる。従
つて、トランジスタQ6にベース電流も供給され
ず、これもオフ状態である。 By the way, when the voltage V A at point A decreases as shown in equation (1) above, the base-emitter voltage V BE4 is not supplied to the transistor Q 4 and the transistor Q 4 is turned off. Therefore, no base current is supplied to transistor Q6 , which is also in an off state.
故に、上述の状態では、出力端子４の電圧レベ
ルが“１”になり、出力端子５の電圧レベルは
“０”である。 Therefore, in the above state, the voltage level of the output terminal 4 is "1" and the voltage level of the output terminal 5 is "0".
上述の動作状態から、入力信号VINが次第に低
下し、入力信号が次第に上昇すると下記の
如き回路動作が行なわれる。 From the above operating state, when the input signal V IN gradually decreases and the input signal gradually increases, the following circuit operation is performed.
すなわち、Ａ点の電位とＢ点の電位が等しくな
るまではトランジスタQ5がオン状態を保持して
いる。そして、VA＞VBとなると、トランジスタ
Q3，Q5がオフし、トランジスタQ4，Q6がオンす
る。すなわち、VA＝VBで出力が反転するが、そ
のときのトランジスタQ1を流れる電流をIA、トラ
ンジスタQ2を流れる電流をIBとする。 That is, the transistor Q5 remains on until the potential at point A and the potential at point B become equal. Then, when V A > V B , the transistor
Q 3 and Q 5 are turned off, and transistors Q 4 and Q 6 are turned on. That is, the output is inverted when V A = V B , and the current flowing through transistor Q 1 at that time is I A and the current flowing through transistor Q 2 is I B.
VCC−｛（R1＋R2）IA｝＋R1・I1／ｎ
＝VCC−（R1′＋R2′）IB ……(2)
となる。上記(2)式において、左辺は電圧VAに相
当し、右辺は電圧VBに相当する。 V CC - {(R 1 + R 2 ) I A } + R 1 · I 1 /n = V CC - (R 1 ′+R 2 ′) I B ...(2). In the above equation (2), the left side corresponds to voltage V A , and the right side corresponds to voltage V B.
上記(2)式につき、両辺をｎ倍すると、
ｎ（R1＋R2）IA＋R1I1＝ｎ（R1′＋R2′）IB
……(3)
ｎ（R1＋R2）IA＋R1（IA＋IB）
＝ｎ（R1′＋R2′）IB ……(4)
nR1IA＋nR2IA＋R1IA＋R1IB
＝nR1′IB＋nR2′IB ……(5)
上記(5)式におけるR1IBを右辺に移項する。 For the above equation (2), multiplying both sides by n, n(R 1 + R 2 )I A +R 1 I 1 = n(R 1 ′+R 2 ′)I B
……(3) n(R 1 +R 2 )I A +R 1 (I A +I B ) =n(R 1 ′+R 2 ′)I B ……(4) nR 1 I A +nR 2 I A +R 1 I A +R 1 I B =nR 1 ′I B +nR 2 ′I B ……(5) Move R 1 I B in the above equation (5) to the right-hand side.
IA（nR1＋nR2＋R1）
＝IB（nR1′＋nR2′−R1） ……(6)
∴IB／IA＝ｎ（R1＋R2）＋R1／ｎ（R1′＋R2′）−R1
……(7)
すなわち上記(7)式が成立するまでVINが低下し
たとき出力が反転する。このときの入力スレツシ
ユホールド電圧VTH1は次式で与えられる。 I A (nR 1 + nR 2 + R 1 ) = I B (nR 1 ′+nR 2 ′−R 1 ) ……(6) ∴I B /I A =n(R 1 +R 2 )+R 1 /n(R 1 ′+R 2 ′)−R 1
...(7) In other words, when V IN decreases until the above equation (7) holds true, the output is inverted. The input threshold voltage V TH1 at this time is given by the following equation.
VTH1＝KT／ｑｎ（IB／IA） ……(8) 上記(8)式において、KT／ｑ項はボルツマン定と して知られているものである。 V TH1 =KT/qn(I B /I A )...(8) In the above equation (8), the KT/q term is known as Boltzmann's constant.
入力信号VINが上記(8)式によつて求められたス
レツシユホールド電圧VTH1よりも低下したとき、
トランジスタQ1がオフ状態になり、トランジス
タQ2がオン状態に動作する。ここで注目すべき
は、スレツシユホールド電圧VTH1を決定する要素
が、抵抗R1，R1′，R2，R2′の比、更に電流I1に
対するI3の比ｎによつて決定されることである。
すなわちR1とR1′、R2、R2′が比例関係に形成す
るとし、その比例定数α′、β、β′とするとR1′＝
α′R1，R2＝βR1，R2′＝βR1となり(7)式はIB／IA＝
ｎ（１＋β）＋１／ｎ（α′＋β′）−１となる。 When the input signal V IN falls below the threshold voltage V TH1 determined by equation (8) above,
Transistor Q 1 is turned off and transistor Q 2 is turned on. It should be noted here that the factors that determine the threshold voltage V TH1 are determined by the ratio of the resistors R 1 , R 1 ′, R 2 , and R 2 ′, as well as the ratio n of I 3 to the current I 1 . It is to be done.
In other words, assuming that R 1 and R 1 ′, R 2 , and R 2 ′ form a proportional relationship, and their proportionality constants α′, β, and β′ are R 1 ′=
α′R 1 , R 2 =βR 1 , R 2 ′=βR 1 , and equation (7) becomes I B /I A = n(1+β)+1/n(α′+β′)−1.
一度A＞BになるとトランジスタQ1がオフ状
態になり、上述した説明から明らかなようにトラ
ンジスタQ2がオン状態になる。したがつて電流I1
が遮断され、＋VCC電源から抵抗R1′、R2′トラン
ジスタQ2、定電流回路CS3を介し、アースライン
へ電流I1′が流れ、Ａ点の電圧VAが上昇し、Ｂ点
の電圧VBが低下する。 Once A > B , transistor Q 1 is turned off, and as is clear from the above description, transistor Q 2 is turned on. Therefore the current I 1
is cut off, current I 1 ' flows from the +V CC power supply through resistor R 1 ', R 2 ' transistor Q 2 and constant current circuit CS 3 to the ground line, voltage V A at point A rises, and voltage at point B increases. The voltage V B decreases.
さらにトランジスタQ3がオフ状態になり、電
流I3が遮断される。また、トランジスタQ5がオフ
状態になるので、電流I3も遮断される。上述の回
路動作に対し、電圧VAの上昇によりトランジス
タQ4がオン状態に動作し、更にトランジスタQ6
がオン状態に動作する。従つて、抵抗R1′にはト
ランジスタQ6、定電流回路CS2を介してアースラ
インへ流れる電流I3も流れる。更に、トランジス
タQ6，抵抗R3′、定電流回路CS4を介して、アー
スラインへ電流I2′が流れる。 Further, transistor Q 3 is turned off and current I 3 is cut off. Furthermore, since the transistor Q5 is turned off, the current I3 is also cut off. Regarding the circuit operation described above, transistor Q 4 operates in the on state due to the increase in voltage V A , and transistor Q 6 also operates in the on state.
operates in the on state. Therefore, the current I 3 that flows to the ground line also flows through the resistor R 1 ' via the transistor Q 6 and the constant current circuit CS 2 . Further, a current I 2 ' flows to the ground line via the transistor Q 6 , the resistor R 3 ', and the constant current circuit CS 4 .
この際、電圧VAはVCC電源とほぼ等しい。しか
し、電圧VBは、上記(1)式と同様にして、
VB＝VCC−I1′（R1′＋R2′）−I3′・R1′ ……(9)
＝VCC−I1′（R1′＋R2′）−I1′／ｎ・R1′
となる。 At this time, the voltage V A is approximately equal to the V CC power supply. However, the voltage V B can be calculated using the same equation (1) as above: V B = V CC −I 1 ′ (R 1 ′ + R 2 ′) − I 3 ′・R 1 ′ ……(9) = V CC −I 1 ′(R 1 ′+R 2 ′)−I 1 ′/n・R 1 ′.
また上述の状態では、出力端子４の電圧レベル
が“０”になり、出力端子５の電圧レベルが
“１”になつている。 Further, in the above state, the voltage level of the output terminal 4 is "0" and the voltage level of the output terminal 5 is "1".
上述の状態から、入力信号VINが次第に上昇
し、入力信号INが次第に低下し、Ａ点の電位と
Ｂ点の電位が等しくなるまでは上記の状態が保た
れるがA＜Bとなると、ふたたびトランジスタ
Q3、Q5がオンし、トランジスタQ4、Q6がオフす
る。すなわちA＝Bで出力が再び反転すること
になる。したがつて、この場合も前述の場合と同
様に、電流I1′はI1′＝IA＋IBであり、上記(2)式に
対応して電圧VA＝VBを求めると、
（R1′＋R2′）IB＋R1′I1′／ｎ＝（R1＋R2）IA
……(10)
上記(10)式について両辺をｎ倍すると、
ｎ（R1′＋R2′）IB＋R1′I1′
＝ｎ（R1＋R2）IA ……(11)
ｎ（R1′＋R2′）IB＋R1′（IA＋IB）
＝ｎ（R1＋R2）IA ……(12)
nR1′IB＋nR2′・IB＋R1′IA＋R1′IB
＝nR1I2＋nR2I2 ……(13)
IB（nR1′＋nR2′＋R1′）
＝IA（nR1＋nR2−R1′） ……(14)
∴IB／IA＝ｎ（R1＋R2）−R1′／ｎ（R1′＋R2′）＋
R1′……(15)
そして、上記(8)に対応してスレツシユホールド
電圧VTH2を求めると、
VTH2＝KT／ｑｎ（IB／IA） ……(16)
入力信号VINが上記（15）式によつて求められ
たスレツシユホールド電圧VTH2よりも上昇したと
き、状態が反転することとなる。この場合も、ス
レツシユホールド電圧VTH2を決定する要素は、抵
抗R1，R2，R1′，R2の比、更に電流I1＝I1′に対
するI3＝I3′の比ｎによつて決定される。すなわ
ち前述と同様（15）式は
IB／IA＝ｎ（１＋β）α′／ｎ（α′＋β′）＋α′
となる。 From the above state, the input signal V IN gradually increases, the input signal IN gradually decreases, and the above state is maintained until the potential at point A and the potential at point B become equal, but when A < B , Transistor again
Q 3 and Q 5 are turned on, and transistors Q 4 and Q 6 are turned off. In other words, when A = B , the output will be inverted again. Therefore, in this case as well, as in the previous case, the current I 1 ′ is I 1 ′ = I A + I B , and when calculating the voltage V A = V B according to the above equation (2), ( R 1 ′+R 2 ′)I B +R 1 ′I 1 ′/n=(R 1 +R 2 )I A ……(10) When both sides of the above equation (10) are multiplied by n, n(R 1 ′+R 2 ′)I B +R 1 ′I 1 ′ =n(R 1 +R 2 )I A ……(11) n(R 1 ′+R 2 ′)I B +R 1 ′(I A +I B ) =n(R 1 +R 2 )I A ……(12) nR 1 ′I B +nR 2 ′・I B +R 1 ′I A +R 1 ′I B =nR 1 I 2 +nR 2 I 2 ……(13) I B (nR 1 ′+nR 2 ′+R 1 ′) =I A (nR 1 +nR 2 −R 1 ′) ……(14) ∴I B /I A =n(R 1 +R 2 )−R 1 ′/n(R 1 ′ +R 2 ′)+
R 1 ′...(15) Then, finding the threshold voltage V TH2 in accordance with (8) above, V TH2 = KT/qn(I B /I A )...(16) Input signal V IN When the threshold voltage V TH2 increases above the threshold voltage V TH2 determined by the above equation (15), the state is reversed. In this case as well, the factors that determine the threshold voltage V TH2 are the ratio of the resistors R 1 , R 2 , R 1 ', R 2 and the ratio n of I 3 = I 3 ' to the current I 1 = I 1 '. determined by. In other words, as before, equation (15) is I B /I A = n (1 + β) α' / n (α' + β') + α'
becomes.
上述の如き回路動作が行われる結果、４番端子
の電圧レベルの変化、言い換えれば出力信号Vput
は、第２図に示すようになる。 As a result of the above circuit operation, the voltage level of terminal 4 changes, in other words, the output signal V put
is as shown in FIG.
すなわち、当初の回路動作の説明は、入力信号
VIN、INの関係がVIN＞INであり、しかもVINが
次第に低下する状態を述べた。この場合は、第２
図に示すａの区間の回路動作に相当する。次い
で、Ａ点のVA≒VBとなつたときすなわち(8)式で
示したスレツシユホールド電圧VTH1に達したとき
第２図に示すｂの区間に相当する。 That is, the initial explanation of circuit operation is based on the input signal
We have described a state in which the relationship between V IN and IN is V IN > IN , and in addition, V IN gradually decreases. In this case, the second
This corresponds to the circuit operation in section a shown in the figure. Next, when V A ≈ V B at point A, that is, when the threshold voltage V TH1 shown in equation (8) is reached, this corresponds to the section b shown in FIG.
さらにVA＜VBでは第２図に示した区間に相当
し、更に、入力信号VINが次第に上昇し、再びVA
≒VBとなるまでの回路動作の説明は、第２図に
示すC′の区間に相当する。次いで、再びVA≒VB
となると、すなわち（16）式で示したスレツシユ
ホールド電圧VTH2に達すると、その動作は、第２
図に示すｄの区間に相当する。 Furthermore, when V A < V B , this corresponds to the section shown in Figure 2, and furthermore, the input signal V IN gradually rises, and V A
The explanation of the circuit operation up to ≒V B corresponds to the section C' shown in FIG. Then again V A ≒ V B
In other words, when the threshold voltage V TH2 shown in equation (16) is reached, the operation changes to the second
This corresponds to section d shown in the figure.
上述の如く、第２図に示すヒステリシス特性を
有する出力信号Vputが得られる。そして、ヒステ
リシス幅Hw上記(7)(8)(15)(16)式から明らかなよう
に、抵抗R1、R2及びR1′，R2′の抵抗比、更に電
流I1、I1′に対する電流I3，I3′の電流比によつて
決定される。しかも上記回路はVIN＝INを基準
としてVTH1およびVTH2がほぼ等しくなり、しかも
温度の影響によつてVTH1、VTH2が変化しても、そ
れはVIN＝INを中心としてほぼ等しく変化する
から出力波形のデイユーテイに大きな誤差は生じ
ない。なお、第２図には出力信号Vputのヒステリ
シス特性を示したが、出力信号putは上記出力信
号Vputとは逆位相で表われる。 As described above, the output signal V put having the hysteresis characteristic shown in FIG. 2 is obtained. As is clear from the above equations (7), (8), (15), and (16), the hysteresis width H w is determined by the resistance ratios of the resistors R 1 , R 2 and R 1 ′, R 2 ′, as well as the currents I 1 , I It is determined by the current ratio of the currents I 3 and I 3 ′ to 1 ′. Moreover, in the above circuit, V TH1 and V TH2 are almost equal with V IN = IN as the reference, and even if V TH1 and V TH2 change due to the influence of temperature, they change almost equally with V IN = IN as the center. Therefore, no large error occurs in the duty of the output waveform. Note that although FIG. 2 shows the hysteresis characteristic of the output signal V put , the output signal put appears in an opposite phase to the output signal V put .
次に、第３図を参照して、上記シユミツト回路
の応用例を述べる。 Next, with reference to FIG. 3, an application example of the Schmitt circuit will be described.
入力信号VINが、第３図Ａの如くレベル変化
し、しかもノイズ成分Ｎを有しているものとす
る。シユミツト回路１は、第２図に示す如きヒス
テリシス特性を有している。従つて、入力信号
VINがスレツシユホールド電圧VTH1，VTH2内にあ
るとき、第３図Ｂに示す如き波形整形されたパル
ス状の出力信号Vputを得る。この際、ヒステリシ
ス幅HW内のノイズ成分Ｎによつて、出力信号
Vputのパルス幅が変動することがない。 Assume that the input signal V IN changes in level as shown in FIG. 3A and has a noise component N. The Schmitt circuit 1 has hysteresis characteristics as shown in FIG. Therefore, the input signal
When V IN is within the threshold voltages V TH1 and V TH2 , a pulsed output signal V put whose waveform is shaped as shown in FIG. 3B is obtained. At this time, due to the noise component N within the hysteresis width H W , the output signal
V put pulse width does not fluctuate.
そして、出力信号Vputの立上りエツジ、又は立
下りエツジを検出して、例えばトリガーパルスを
得ることもできる。また、上記出力信号Vputで積
分回路を駆動すれば、パルスの立上り及び立上り
に対応した三角波信号を得ることもできる。 For example, a trigger pulse can be obtained by detecting a rising edge or a falling edge of the output signal Vput . Further, by driving an integrating circuit with the output signal Vput , a triangular wave signal corresponding to the rise and rise of the pulse can be obtained.
また第４図は本発明の他の実施例を示すもので
まず第１図に示したものとの差異は以下の通りで
ある。すなわち、トランジスタQ5，Q6のかわり
にトランジスタQ5′，Q6′を用いトランジスタQ4
がオンしたときトランジスタQ5′がオフし、R1に
流れていた電流I3をおさえ、逆にトランジスタQ3
がオンしたときトランジスタQ6′をオフさせ、
R1′に流れていた電流I3をおさえるように動作す
る。そして、出力用負荷抵抗R3，R3′をトランジ
スタQ4，Q3のコレクタ側に入れてある。 FIG. 4 shows another embodiment of the present invention, and the differences from that shown in FIG. 1 are as follows. That is, transistors Q 5 ′ and Q 6 ′ are used instead of transistors Q 5 and Q 6 , and transistor Q 4
When turned on, transistor Q 5 ' turns off, suppresses the current I 3 flowing through R 1 , and conversely reduces the current I 3 flowing through R 1.
turns on transistor Q 6 ′,
It operates to suppress the current I 3 flowing through R 1 ′. Output load resistors R 3 and R 3 ' are placed on the collector sides of transistors Q 4 and Q 3 .
しかしながらこの回路においてもスレツシユホ
ールド電圧VTH1，VTH2は第１図の場合とほぼ同様
にVA＝VBの条件できまり、したがつて詳細な説
明は省略するが第１図の場合とほぼ同じ結果とな
る。 However, in this circuit as well, the threshold voltages V TH1 and V TH2 are determined by the condition of V A = V B , almost the same as in the case of Fig. 1. Almost the same result.
(1) VIN＝INを中心としてVTH1とVTH2が等しくな
り、温度変化にもとずくVTH1，VTH2の変化があ
つても、それはVIN＝INを中心としてほぼ等
しく変化するから出力デイユーテイは一定であ
る。
(1) V TH1 and V TH2 are equal around V IN = IN , and even if V TH1 and V TH2 change due to temperature changes, they change almost equally around V IN = IN . Output duty is constant.
(2) ヒステリシス幅の設定が、抵抗R1，R2，
R1′，R2′の抵抗比、電流I1，I1′に対するI3，
I3′の電流比によつて容易に調整できるので、
設計の自由度が向上する。(2) The hysteresis width is set by resistors R 1 , R 2 ,
Resistance ratio of R 1 ′, R 2 ′, I 3 to current I 1 , I 1 ′,
It can be easily adjusted by the current ratio of I 3 ', so
The degree of freedom in design increases.
(3) 回路構成が容易であるので、半導体集積回路
化に適している。(3) Since the circuit configuration is easy, it is suitable for semiconductor integrated circuits.
(4) 上記(1)(2)により、波形整形回路として多目的
に使用することができ、しかも生産コストを低
減することができる。(4) Due to (1) and (2) above, the circuit can be used for multiple purposes as a waveform shaping circuit, and production costs can be reduced.
以上に、本発明者によつてなされた発明を実施
例にもとづき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうま
でもない。 Above, the invention made by the present inventor has been specifically explained based on examples, but the present invention is not limited to the above examples, and can be modified in various ways without departing from the gist thereof. Needless to say.
例えば、電流I2，I2′の電流経路に個別に定電
流回路CS1，CS4が設けられているが、定電流回
路は何れか一方を共通に使用することができる。
すなわち、定電流回路CS4を共通に使用する場合
は、抵抗R3，R3′の一端を抵抗（図示せず）を介
してそれぞれ定電流回路CS4に接続する。この場
合、新たに設けられる抵抗は、同一抵抗値である
ことが望ましい。そして、４番端子は抵抗R3と
新たに設けられた抵抗との接続部に接続され、５
番端子は抵抗R3′と新たに設けられた抵抗との接
続部に接続される。このように構成すれば、１個
の定電流回路を共用することにより、上述した実
施例と同様の回路動作を行うことができる。 For example, although constant current circuits CS 1 and CS 4 are individually provided in the current paths of currents I 2 and I 2 ', either one of the constant current circuits can be used in common.
That is, when the constant current circuit CS 4 is used in common, one ends of the resistors R 3 and R 3 ' are each connected to the constant current circuit CS 4 via a resistor (not shown). In this case, it is desirable that the newly provided resistors have the same resistance value. Terminal 4 is connected to the connection between resistor R 3 and the newly installed resistor, and terminal 5
The No. terminal is connected to the connection between the resistor R 3 ' and the newly provided resistor. With this configuration, the same circuit operation as in the above embodiment can be performed by sharing one constant current circuit.
本発明を適用した波形整形回路は、アナログ的
に変化する入力信号からパルス状の制御信号を得
る場合特に出力のデイユーテイが温度等によつて
変化してはこまるような場合に用いて好適であ
る。従つて、本発明はスイツチドライバ回路とし
て利用することができる。また、モータの回転速
度を検出する周波数発電機の出力信号を波形整形
し、モータの回転速度を正確に制御する際に用い
て好適である。更に、フオトダイオードの如き光
電素子、或いはホール素子の如き磁電変換素子の
出力信号を、パルス状の信号に変換する際に用い
ることもできる。
The waveform shaping circuit to which the present invention is applied is suitable for use when obtaining a pulse-like control signal from an input signal that changes in an analog manner, especially when the output duty fluctuates due to temperature or other factors. . Therefore, the present invention can be used as a switch driver circuit. Further, it is suitable for waveform shaping the output signal of a frequency generator that detects the rotational speed of the motor, and for use in accurately controlling the rotational speed of the motor. Furthermore, it can also be used to convert the output signal of a photoelectric element such as a photodiode or a magnetoelectric conversion element such as a Hall element into a pulsed signal.
本発明は、感温素子の出力信号をパルス状の信
号に変換し、正確な温度制御を行う際に用いて好
適である。 INDUSTRIAL APPLICATION This invention converts the output signal of a temperature sensing element into a pulse-like signal, and is suitable for use when performing accurate temperature control.
本発明は、少なくとも伝達信号の波形整形を行
ない、かつノイズ成分に影響されない出力信号を
得たい場合、その電子機器の如何を問わず適用す
ることができる。 The present invention can be applied to any type of electronic equipment when it is desired to at least shape the waveform of a transmission signal and obtain an output signal that is not affected by noise components.
第１図は本発明を適用した波形整形回路の一実
施例を示す回路図、第２図は波形整形回路のヒス
テリシス特性図、第３図Ａ，Ｂは波形整形回路の
回路動作を説明するための波形図、第４図は本発
明の他の実施例を示す回路図である。
１……波形整形回路、Q1，Q2，Q3，Q4，Q5，
Q6，Q5′，Q6′……トランジスタ、I1，I1′，I2，
I2′，I3，I3′，IA，IB……電流、R1，R1′，R2，
R2′，R3，R3′……抵抗、CS1，CS2，CS3，CS4
……定電流回路、VIN，IN……入力信号、Vput，
Vput……出力信号、VTH1，VTH2……スレツシユホ
ールド電圧、HW……ヒステリシス幅。
Fig. 1 is a circuit diagram showing an embodiment of a waveform shaping circuit to which the present invention is applied, Fig. 2 is a hysteresis characteristic diagram of the waveform shaping circuit, and Figs. 3A and B are for explaining the circuit operation of the waveform shaping circuit. FIG. 4 is a circuit diagram showing another embodiment of the present invention. 1... Waveform shaping circuit, Q 1 , Q 2 , Q 3 , Q 4 , Q 5 ,
Q 6 , Q 5 ′, Q 6 ′...Transistor, I 1 , I 1 ′, I 2 ,
I 2 ′, I 3 , I 3 ′, I A , I B ... Current, R 1 , R 1 ′, R 2 ,
R 2 ′, R 3 , R 3 ′...Resistance, CS 1 , CS 2 , CS 3 , CS 4
...Constant current circuit, V IN , IN ...Input signal, V put ,
V put ...Output signal, V TH1 , V TH2 ...Threshold voltage, H W ...Hysteresis width.
Claims (1)
路Ｑ２とからなり、第１のスイツチ回路Ｑ１の一
端が互いに直列接続された第１、第２の負荷回路
Ｒ１，Ｒ２からなる第１の負荷手段を介して電源
電圧に接続され、さらに上記第２のスイツチ回路
Ｑ２の一端が互いに直列接続された第３、第４の
負荷回路Ｒ１′，Ｒ２′からなる第２の負荷手段を
介して電源電圧に接続されるとともに、他の一端
が共通に定電流源CS３に接続され、入力信号の
レベル差に応答して駆動される第１のスイツチ手
段と、 上記第１のスイツチ回路Ｑ１と上記第１の負荷
手段との間の電位によつて駆動され、一端が電源
電圧に接続される第３のスイツチ回路Ｑ４と、 上記第２のスイツチ回路Ｑ２と上記第２の負荷
手段との間の電位によつて駆動され、一端が電源
電圧に接続される第４のスイツチ回路Ｑ３と、 上記第１の負荷回路Ｒ１と第２の負荷回路Ｒ２
との間に一端が接続され、上記第４のスイツチ回
路Ｑ３に応答して駆動し、一端は定電流源CS２
に接続されてなる第５のスイツチ回路Ｑ５と、 上記第３の負荷回路Ｒ１′と第４の負荷回路Ｒ
２′との間に一端が接続され、上記第３のスイツ
チ回路Ｑ４に応答して駆動し、一端は定電流源
[Claims] 1. Consisting of a first switch circuit Q1 and a second switch circuit Q2, one end of the first switch circuit Q1 is connected to the first and second load circuits R1 and R2 in series with each other. A second load consisting of third and fourth load circuits R1' and R2' connected to the power supply voltage through a first load means, and further having one end of the second switch circuit Q2 connected in series with each other. a first switch means which is connected to the power supply voltage through the means, and whose other end is commonly connected to the constant current source CS3, and which is driven in response to a level difference between the input signals; a third switch circuit Q4 driven by the potential between the circuit Q1 and the first load means and having one end connected to the power supply voltage; the second switch circuit Q2 and the second load means; a fourth switch circuit Q3, which is driven by the potential between the two and whose one end is connected to the power supply voltage; and the first load circuit R1 and the second load circuit R2.
One end is connected between the switch circuit Q3 and driven in response to the fourth switch circuit Q3, and one end is connected to the constant current source CS2.
a fifth switch circuit Q5 connected to the third load circuit R1' and the fourth load circuit R;
2', and is driven in response to the third switch circuit Q4, and one end is connected to a constant current source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082740A JPS59208933A (en) | 1983-05-13 | 1983-05-13 | Waveform shaping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082740A JPS59208933A (en) | 1983-05-13 | 1983-05-13 | Waveform shaping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208933A JPS59208933A (en) | 1984-11-27 |
| JPH0475688B2 true JPH0475688B2 (en) | 1992-12-01 |
Family
ID=13782809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082740A Granted JPS59208933A (en) | 1983-05-13 | 1983-05-13 | Waveform shaping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208933A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123556A (en) * | 1973-03-30 | 1974-11-26 |
-
1983
- 1983-05-13 JP JP58082740A patent/JPS59208933A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59208933A (en) | 1984-11-27 |
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