JPH047589B2 - - Google Patents

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JPH047589B2
JPH047589B2 JP58196298A JP19629883A JPH047589B2 JP H047589 B2 JPH047589 B2 JP H047589B2 JP 58196298 A JP58196298 A JP 58196298A JP 19629883 A JP19629883 A JP 19629883A JP H047589 B2 JPH047589 B2 JP H047589B2
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fet
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conductor
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Description

【発明の詳細な説明】 本発明は化学的に敏感なフイールド効果トラン
ジスタ（CSFET）装置とその製造法に関する。
本発明に関連のある先行技術として米国特許第
3831432号、同第4020830号、同第4198851号、同
第4218298号、および同第4269682号があげられ
る。
上記の米国特許およびこれらの特許中に引用さ
れている種々の刊行物を参照することによつて理
解されるように、たとえば化学的、生化学的およ
び電気化学的な用途におけるガス、酵素、イオン
活性、および種々の物質を検知および／または測
定するために半導体センサ、特に別々の原料およ
びドレイン電極（これらの電極間にゲート区域を
もつもの）を含むフイールド効果トランジスタを
使用することが提案された。このような提案され
た装置は化学的に敏感なフイールド効果トランジ
スタとして知られており、以後これをCSEFTと
呼ぶ。このCSEFTはフイールド効果トランジス
タを含む半導体チツプ上に形成される。
このようなCSEFT装置は検知、検出または測
定すべき特定の物質に露出させるゲート区域中に
化学的に敏感な膜またはフイルムを含み、そして
この装置の残余の部分はカプセル状に包みこまれ
ていてゲート区域を除く装置が密封されている。
代表的なFETの大きさは約0.030インチ×0.030イ
ンチであり、ゲート区域は一般に約0.015インチ
×0.020インチであり、そしてFET電極は約0.005
インチ幅である。半導体チツプ上のFET電極を
外側の電気回路に接続する通常の方法は、熱間圧
縮結合技術または超音波法によつてFET電極と
電気回路との間の配線を結合させることである。
結合用配線の直径は約0.001インチ〜0.003インチ
であるので、配線は非常に脆く、機械的応力や歪
み、熱的な膨張や圧縮から保護しなければならな
い。通常、結合配線は接着剤またはエポキシ物質
で保護および補強されており、そしてもちろん検
知すべき特定の物質から配線を密封するためにカ
プセル状に包みこまれていなければならない。
上記の要件にかんがみ、そして特にFET、ゲ
ート区域、および配線の大きさにかんがみ、この
ようなCSFET装置の製作は高価で時間がかかり、
そして単調な操作であり、そのため実験室装置の
製造に限られていた。それ故、他の商業的半導体
装置と同等に多量に且つ信頼性良くCSFET装置
を提供することが望まれている。
反動体チツプ上の電極を外側の電気回路に結合
する配線の必要をなくし、然も信頼性の増大した
電気的接続を提供することが特に望まれている。
本発明の一面によれば、フイールド効果トラン
ジスタ（FET）を含む半導体チツプを基板また
は基質に取り付け導体要素を基板表面におよび直
後にFET電極にスクリーンプリントした化学的
に敏感なフイールド効果トランジスタ（CSFET）
装置が提供される。これは配線の結合、ハンダ付
け、あるいはFET電極への電気的接続の確立の
ために従来必要としたその他の手段についての如
何なる要件をもなくす。
本発明の別の面によれば、FETを含む半導体
チツプを、基板もしくは基質内に備えた好適な大
きさの空腔内に、半導体チツプの頂部が基板表面
と同一平面にあるように取り付けたサンドイツチ
構造物が提供される。次いで、非常に薄い誘電性
接着パツドを基質表面におよび隣接チツプの一部
の上にスクリーンプリントして該チツプを所定位
置に保持する。別法として、また付加的に、基板
の空腔壁をエポキシで内張りして熱をかけたとき
FETチツプが空腔中で結合するようにすること
もできる。
次いで導体を基板表面におよびそれぞれの
FET電極に伸ばしてプリントして電気的接続を
同時に行ない、それによつて従来必要とした配線
の結合を避けることができる。次いで誘電性接着
物質の薄いフイルムをFETゲート区域以外の基
板表面の上に配置して基板、スクリーンプリント
した導体パターン、FETおよびそのヘリ（FET
ゲート区域を除く）を絶縁する。これはゲート区
域以外のFETを周囲の環境から密封する。特定
のガス、酵素、イオン活性、または他の物質を検
出および／または測定するためにえらばれた化学
的に敏感な膜物質を次いでゲート区域中に配置す
ることができる。所望ならば、絶縁性カバーを組
立要素類の頂部に配置してCSFETの取扱い性を
増大させることができる。
従つて本発明の上述の好ましい具体例によれ
ば、配線の結合をなくし、従つて配線結合を作る
ための多大の時間の消費およびコスト高をさける
ことができる。それに代つて、本発明の好ましい
形体を使用すると、FETチツプを基板空腔内に
容易に取り付けることができ、そしてFET電極
への必要な接続を基板上への導体のスクリーンプ
リント中に同時に行なうことができる。またゲー
ト区域を除いてこの装置の残余の部分は信頼性の
低いCSFETをもたらす従来技術の時間のかかる、
高価で骨の折れる方法に比べて、少数の工程で且
つ少数の構成要素のみを使用して容易に且つ信頼
性よく密封することができる。本発明のこの好ま
しい形体の実施において、このようにして製作さ
れた50個のCSFET装置のうち48個（96％）の装
置が満足に操作し商業的ゲート品質をもつもので
あることがわかつた。これとは対照的に、従来技
術のCSFETはふつうには実験室用のものとして
のみ有用であり、且つそのときでさえ本発明によ
り到達した構造上の信頼性％に近づくことさえな
い。
本発明の別の具体例において、基板空腔中への
FETチツプの取り付けおよび基板およびFET電
極上への導体のスクリーンプリントの後に、この
準組立体を射出成形することができる。ゲート区
域の上にある領域は鋳型中でバネ苛重プランジヤ
ーを装備してゲート区域を開放状態にしておくこ
とができる。本発明のこの具体例は望ましからざ
る配線結合をなくすという利点を与えるが、成形
プロセス中に発生した熱はえられたCSFET装置
に好ましい具体例のものよりも低い信頼性を与え
る。
本発明の更に別の具体例において、FETチツ
プは基板表面に取り付けられ、次いで基質導体に
配線結合される。この準組立体は次いで前述のよ
うにして射出成形されうる。この具体例は現在知
られているCSFET装置に比べて製作が容易であ
るという利点を与えるけれども、配線結合および
射出成形を必要とするという不利益をもつ。
本発明を添付の図面を参照して以下に更に具体
例に述べる。なお、これらの図面において同一の
符号は同一の構成要素を表わす。
第１図はサンドイツチ構造の、本発明の一具体
例のCSFET装置の透視図である。
第２図は第１図中に示す具体例における数個の
構成要素を説明する破断透視図である。
第３図は第２図に示す区分線にほゞそつてとつ
た断面透視図であつて、FET電極の上に存在し
これと電気的接続されている基板上のスクリーン
プリント導体を説明するものである。
第４図はサンドイツチ構造の、本発明の好まし
い具体例のCSFET装置の部分破断平面図である。
第５図は第４図の線５−５にそつてとつた断面
図である。
第６図はFETを基板表面に取り付けた、本発
明の別の具体例を説明する断面透視図である。
第７図は射出成形によつてカプセル状に包み込
むために鋳型中にある第６図の準組立体を示す断
面立面図である。
第８図は本発明のこの具体例に従つて製作した
CSFET装置の透視図である。
第１図〜第３図に示す本発明の一具体例におい
て、CSFET装置１０はサンドイツチ構造をもち、
基板１２、誘電性接着物質の薄い中間フイルム１
４、およびエポキシ、超音波またはその他の周知
技術により他の要素に結合しうるカバー１６を含
む。半導体チツプ１８はフイールド効果トランジ
スタ（FET）を含む。エポキシで予め作りうる
接着フレーム２０が基板１２の頂部表面２４中の
適当な大きさの空腔２２内に配置されている。第
３図に最もよく示されるように、FET１８と接
着フレーム２０は空腔２２にはめこまれて加熱さ
れると、FETチツプ頂部表面２６が基板表面２
４と実質的に同一の高さまたは同一の平面になる
ように基板内でFETチツプの結合を生ぜしめる。
すなわち、表面２６上に配置したFET電極２８
は基板表面２４と実質的に同一平面にある。ここ
でいう“基板”とは半導体チツプを取り付ける基
質をいい、酵素物質を意味するものではない。
導電要素３０は周知技術により基板表面２４上
にスクリーンプリントされる。第３図を参照し
て、本発明の原理によれば、導体３０はFTE電
極２８を覆つて接触するように伸びて、従来の装
置におけるような配線結合の必要なしに、FET
電極への電気接続を与える。
誘電性フイルム１４および頂部カバーはそれぞ
れの開口３２および３４をもち、これらの開口は
半導体チツプ１８上のゲート区域と一致するよう
に配置される。次いで化学的に敏感な膜３６が開
口３４および３２中におよびFETゲート区域上
に挿入される。この膜はCSFET装置が所望の生
物学的または化学的な特性を適切に検知しうるよ
うに、特定のガス、酵素、イイオン活性または他
の物質を検出および／または測定するためにえら
ばれた所定の化学的に敏感な物質から作ることが
できる。このような化学的に敏感な膜物質を記述
しているものとして前述の米国特許を参照するこ
とができる。
CSFET１０を製作するに際して、基板１２を
重合体物質たとえばポリ塩化ビニル、ABS、ま
たは類似のポリマーから作る。次いでこの基板中
に空腔２２中に形成させて、この空腔領域中に配
置され内張りされる熱活性化、自己平坦性の予め
作つた接着性（たとえばエポキシ）フレーム２０
に適応させる。次いてFETチツプをエポキシ内
張り空腔中に配置する。加熱してFETチツプの
硬化と結合を生ぜしめ基板表面と同一平面になる
ようにする。次いで導体パツドを基板上におよび
FETチツプの上に伸びてそれぞれのFET電極上
にスクリーンプリントしてこれらの電気的接続を
作る。
当業技術において周知のように、スクリーンプ
リントは空気乾燥接着剤と銀充てんポリマーとを
利用する導体ペースト物質を用いて達成しうる。
熱硬化接着剤または紫外線硬化性接着剤も使用し
うる。導体ペーストを標準のスクリーンプリント
技術を使用して塗布する。次いで誘電性接着フイ
ルム１４を基板とFETゲート区域以外のFET準
組立体との上に適用して基板、スクリーンプリン
ト導体パターン、FETおよび半導体チツプのヘ
リを絶縁し、これによつて装置を外界の環境から
密封する。次いでカバー１６を組立体の基板、
FETおよび接着フイルムの頂部に配置し、エポ
キシまたは他の好適な接着剤でこれらに結合させ
てCSFET装置の取扱い性および美観を改良する。
カバー１６は基板１２と類似のポリマー材料から
作ることができる。
本発明の好ましい具体例は第４図および第５図
に示され、そこでは半導体チツプ１８が基板１２
の空腔２２中に締めしろをもつ状態で配置されて
いる。ポリマー物性から作つた接着パツド２３が
基板表面２４上におよびチツプ１８の一部の上に
スクリーンプリントされて空腔２２中のチツプを
しつかりと保持する。この薄い誘電性パツドは長
さ0.125インチ×幅0.02インチ×厚さ0.005インチ
でありうる。所望ならば、空腔２２の壁はチツプ
１８の挿入前にエポキシ接着剤で内張りすること
ができる。
次いで導体３０を基板表面上におよび更に伸び
て誘電性パツドの上にスクリーンプリントしてそ
れぞれのFET電極との電気的接続を作る。ポリ
マー物質の薄い誘電性接着被覆２５を、たとえば
スクリーンプリントによつて、基板表面に塗布し
て導体３０、FET電極２８、および半導体チツ
プ１８をFETゲート区域２７を除いて覆う。被
覆２５は約0.005インチの厚さでありうる。化学
的に敏感な膜３６を次いで第１図〜第３図につい
て述べたようにFETゲート区域に適用する。
別な具体例として空腔２２中に取付けた予め組
み立てた基板１２とFTEチツプは射出成形にか
けてCSFET装置とすることもできる。この別の
具体例もまたFET電極に直接スクリーンプリン
トを使用して配線結合をなくしているけれども、
射出成形プロセス中に発生する追加の熱が
CSFET構成要素を破壊する可能性を増大させる。
それ故、第４図〜第５図および第１図〜第３図の
具体例が好ましい。
更に別の具体例を第６図〜第８図に示す。この
具体例は射出成形法を使用してCSFET装置４０
を製作するものである。この具体例において、
FET半導体チツプ１８はビーズとして形成され
たエポキシ物質４４を用いて半導体チツプのヘリ
のまわりに及び更に伸びて基板４８の表面４６に
結合される。導体５０を基板表面４６上にスクリ
ーンプリントする。それぞれの結合配線５２を標
準の熱間圧縮配線結合技術により結合させて基板
上の導体５０とそれぞれのFET電極２８とを相
互に結合させる。配線結合を確立した後に、薄く
てやゝ脆い配線５２を室温加硫エラストマーの被
覆で保護して配線を熱的シヨツク、機械的応力お
よび振動に対して保護する。
適当な硬化時間の後に、準組立体を射出鋳型た
とえば頂部の鋳型空洞５４および底部の鋳型空洞
５６中に配置する。頂部および底部の鋳型中の好
適な位置ぎめ用ピンが基板とFETチツプとの準
組立体を所定位置に保持する。頂部鋳型５４中の
好適な空洞に配置されたバネ荷重プランジヤー５
８がFETゲート区域の頂部に存在する。鋳型を
密閉するとプランジヤー５８はセツトスクリユー
６０により機械的に錠止される。このプランジヤ
ーは0.003インチまたはそれ以下の移動余裕をも
つていてカプセル状に包みこまれる物質がゲート
区域に流れる可能性を防いでいる。鋳型を閉じた
後、カプセル化用の物質を鋳型の空洞中に射出し
て、FETゲート区域を開放状態にしたまゝ、空
洞に溶融プラチツクを満たしてカプセル６０を形
成させる。完全なCSFET装置４０を第６図に示
す。次いで化学的に敏感な膜物質３６をこの
CSFET装置に配置してゲート区域を覆う。
本発明のこの具体例は、従来のCSFET装置に
比べれば信頼性が高く且つ骨の折れる製作をかな
り低減したものといえるけれども、それでもなお
配線結合および射出成形を使用している。従つて
第１図〜第３図ならびに第４図〜第５図に関連し
て図示し説明した具体例および製作技術の方が本
発明の好ましい具体例であるといえる。
以上の詳細な記述は本発明のよりよき理解のた
めの説明であつて、そこから不必要な制限をくみ
とるべきではない。種々の変形が当業者にとつて
自明だからである。
【図面の簡単な説明】
第１図はサンドイツチ構造の、本発明の一具体
例のCSFET装置の透視図である。第２図は第１
図中に示す具体例における数個の構成要素を説明
する破断透視図である。第３図は第２図に示す区
分線にほゞそつてとつた断面透視図であつて、
FET電極の上に存在しこれと電気的に接続され
ている基板上のスクリーンプリント導体を説明す
るものである。第４図はサンドイツチ構造の、本
発明の好ましい具体例のCSFET装置の部分破断
平面図である。第５図は第４図の線５−５にそつ
てとつた断面図である。第６図はFETを基板表
面に取り付けた、本発明の別の具体例を説明する
断面透視図である。第７図は射出成形によつてカ
プセル状に包み込むために鋳型中にある第６図の
準組立体を示す断面立面図である。第８図は本発
明のこの具体例に従つて製作したCSFET装置の
透視図である。 図中において、１０，４０……CSFET装置，
１２……基板，１４……中間フイルム，１６……
カバー，１８……半導体チツプ，２０……接着フ
レーム，２２……空腔，２３……接着パツド，２
４……基板表面，２５……誘電性接着被覆，２６
……頂部表面，２７……FETゲート区域，２８
……FET電極，３０……導電要素，３２，３４
……開口，３６……化学的に敏感な膜，４４……
エポキシ樹脂，４６……基板表面，４８……基
板，５０……導体，５２……結合配線，５４，５
６……鋳型空洞，５８……プランジヤー，６０…
…カプセル。

Claims (1)

  1. 【特許請求の範囲】 １ 次の諸工程すなわち 半導体チツプに、ゲート区域と複数個のそれぞ
    れの導体電極とをもつフイールド効果トランジス
    タ（FET）を装備し、 このフイールド効果トランジスタ用の基板を装
    備し、 このフイールド効果トランジスタを基板に取り
    付け、 この基板におよび対応するそれぞれのFET導
    体電極上に複数個の導体要素をプリントしてこれ
    らにそれぞれの電気接続を与え、そして このFETと基板とをFETゲート区域を除いて
    外界の環境から密封する、 ことから成ることを特徴とする化学的に敏感なフ
    イールド効果トランジスタ（CSFET）装置の製
    造法。 ２ 基板に空腔を設けて半導体チツプをはめこむ
    工程、この基板空腔に該半導体チツプを接着状に
    取り付ける工程を含み、且つプリント工程をスク
    リーンプリントによつて与える特許請求の範囲第
    １項記載の方法。 ３ FETゲート区域に適合する開口をもつ絶縁
    カバーを装備する工程、およびこの絶縁カバーを
    基板上に、絶縁カバーの開口がFETゲート区域
    と整列するように、取り付ける工程を含む特許請
    求の範囲第２項記載の方法。 ４ FETおよび基板を射出成形してこれらを
    FETゲート区域を除いてカプセル状に包みこむ
    工程を含む特許請求の範囲第１項記載の方法。 ５ 次の諸工程すなわち 半導体チツプに、ゲート区域と複数個のそれぞ
    れの導体電極とをもつフイールド効果トランジス
    タ（FET）を装備し、 この半導体チツプを受け入れるのに適した表面
    および空腔をもつ基板を装備し、 この空腔中に半導体チツプを、導体電極が基板
    表面と実質的に同一平面にあるように、挿入自在
    に取り付け、 基板表面上に誘電性接着パツドを該チツプの一
    部を覆うようにプリントして空腔中に該チツプを
    接着状に取り付け、 この基板の表面におよび対応するそれぞれの
    FET導体電極に複数個の導体要素をプリントし
    てこれらにそれぞれの電気接続を与え、そして 基板表面、導体要素および半導体チツプの上に
    誘導性接着剤をプリントして、該表面、該要素お
    よび該チツプをFETゲート区域を除いて密封す
    る、 ことから成ることを特徴とする化学的に敏感なフ
    イールド効果トランジスタ（CSFET）装置の製
    造法。 ６ 化学的に敏感な物質をFETゲート区域に適
    用する工程を含む特許請求の範囲第５項記載の方
    法。 ７ 次の諸工程すなわち 半導体チツプに、ゲート区域と複数個のそれぞ
    れの導体電極とをもつフイールド効果トランジス
    タ（FET）を装備し、 この半導体チツプを受け入れるのに適した表面
    および空腔をもつ基板を装備し、 この空腔中に半導体チツプを、FET導体電極
    が基板表面と実質的に同一平面にあるように、挿
    入自在に取付け、 この基板の表面におよび対応するそれぞれの
    FET導体電極に複数個の導体要素をプリントし
    てこれらにそれぞれの電気接続を与え、 誘電性フイルムを適用して基材、複数個の導体
    要素、および半導体チツプをFETゲート区域を
    除いて密封し、 開口をもつ絶縁性カバーを装備し、そして FETゲート区域に一致させた開口をもつ誘電
    性フイルムに絶縁性カバーを結合させる、 ことから成ることを特徴とする化学的に敏感なフ
    イールド効果トランジスタ（CSFET）装置の製
    造法。 ８ 予め作つた取り付け用エポキシフレームを装
    備し、この取り付け用エポキシフレームを基板空
    腔に挿入し、半導体チツプを取り付け用エポキシ
    フレームに挿入し、そして半導体チツプをFET
    電極が基板表面と実質的に同一平面になるように
    基板に結合させる諸工程を含む特許請求の範囲第
    ７項記載の方法。 ９ FETゲート区域に化学的に敏感な物質を適
    用する工程を含む特許請求の範囲第７項記載の方
    法。 １０ 次の諸工程すなわち 半導体チツプに、ゲート区域と複数個のそれぞ
    れの導体電極とをもつフイールド効果トランジス
    タ（FET）を装備し、 このフイールド効果トランジスタ用の基板を装
    備し、 この基材の表面に複数個の導体要素をプリント
    し、 この基材の表面に半導体チツプを取り付け、 配線を結合して複数個の導体要素とFET導体
    電極との間にそれぞれの電気接続を与え、 室温加硫性物質を配線に適用し、そして FETゲート区域を除いて基板と半導体チツプ
    を射出成形することによつてカプセル状に包みこ
    む、 ことから成ることを特徴とする化学的に敏感なフ
    イールド効果トランジスタ（CSFET）装置の製
    造法。 １１ 次の構成要素すなわち ゲート区域と複数個の導体電極とをもつフイー
    ルド効果トランジスタ（FET）を含む半導体チ
    ツプ、 半導体チツプを基板に取付ける部材を含む基
    板、 この基板上に配置した且つ半導体チツプ上をそ
    れぞれの導体電極と直接的な電気接続の関係で伸
    びる複数個の長い導体要素、および この導体チツプをFETゲート区域を除いて密
    封する部材、 から成ることを特徴とする化学的に敏感なフイー
    ルド効果トランジスタ（CSFET）装置。 １２ 基板が半導体チツプを受け入れるに適する
    空腔をもち且つFET導体電極を基板表面と実質
    的に同一平面に存在させる表面を含む特許請求の
    範囲第１１項記載のCSFET装置。 １３ 半導体チツプを基板の空腔中に接着状に取
    り付けるのに適する誘電性接着パツドを含む特許
    請求の範囲第１２項記載のCSFET装置。 １４ 基板の空腔内に配置するに適する且つ半導
    体チツプを受け入れるのに適する予め作つた取り
    付け用接着性フレームを含む特許請求の範囲第１
    ２項記載のCSFET装置。 １５ 密封用部材が基板に結合した誘電性フイル
    ムを含み、そしてこの誘電性フイルムがFETゲ
    ート区域に一致させるに適した開口を含む特許請
    求の範囲第１２項記載のCSFET装置。 １６ 誘電性フイルムに結合した絶縁性カバーを
    含み、そしてこの絶縁用カバーが誘電性フイルム
    の開口およびFETゲート区域と一致する開口を
    もつ特許請求の範囲第１５項記載のCSFET装置。 １７ 次の構成要素すなわち ゲート区域と複数個の導体電極とをもつフイー
    ルド効果トランジスタ（FET）を含む半導体チ
    ツプ、 表面およびその表面内に半導体チツプを受け入
    れるに適する空腔をもつ基板、 この基板表面に該チツプの一部を覆うようにプ
    リントした且つそれによつて空腔中に該チツプを
    接着状に保持する誘導性接着パツド、 この基材表面にプリントした且つ対応するそれ
    ぞれのFET導体電極に伸びてそれらとの電気接
    続を与える複数個の長い導体要素、および 基板表面、導体要素および該チツプの上にプリ
    ントして該表面、該要素および該チツプをFET
    ゲート区域を除いて密封した誘電性接着フイル
    ム、 から成ることを特徴とする化学的に敏感なフイー
    ルド効果トランジスタ（CSFET）装置。 １８ FETゲート区域に適用した化学的に敏感
    な物質を含む特許請求の範囲第１７項記載の
    CSFET装置。 １９ 次の構成要素すなわち ゲート区域と複数個の導体電極とをもつフイー
    ルド効果トランジスタ（FET）を含む半導体チ
    ツプ、 表面およびその表面内に半導体チツプを受け入
    れるに適する空腔をもつ基板、 この空腔内に半導体チツプをFET導体電極が
    基板と実質的に同一表面にあるように保持する部
    材、 この基板表面にプリントした且つFET上を伸
    びてそれぞれの導体要素をそれぞれのFET導体
    電極と直接の電気接続の係合にあるようになした
    複数個の長い導体要素、 基板に取り付けた且つFETゲート区域に適合
    する開口をもち半導体チツプをFETゲート区域
    を除いて密封する誘導性フイルム部材、 から成ることを特徴とする化学的に敏感なフイー
    ルド効果トランジスタ（CSFET）装置。 ２０ 基板空腔内に挿入するに適した且つ半導体
    チツプを受け入れてこれを基板に取り付けるに適
    した予め作つた取り付け用接着フレームを含む特
    許請求の範囲第１９項記載のCSFET装置。 ２１ 開口をもち、その開口をFETゲート区域
    と一致して配列するように取り付けた絶縁性カバ
    ーを含む特許請求の範囲第２０項記載のCSFET
    装置。 ２２ 次の構成要素すなわち ゲート区域と複数個の導体電極とをもつフイー
    ルド効果トランジスタ（FET）を含む半導体チ
    ツプ、 この半導体チツプを取り付けるための表面をも
    つ基板、 この導体表面にプリントした複数個の長い導体
    要素、 半導体チツプを基板表面に取り付ける部材、 それぞれの複数個の導体要素とそれぞれの複数
    個のFET導体電極との間にそれぞれ電気的に接
    続した複数の結合用配線、および 半導体チツプをFETゲート区域を除いて射出
    成形によりカプセル状に包みこむ部材、 から成ることを特徴とする化学的に敏感なフイー
    ルド効果トランジスタ（CSFET）装置。
JP58196298A 1982-10-21 1983-10-21 半導体検知装置 Granted JPS5994432A (ja)

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DE3380082D1 (en) 1989-07-20
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