JPH0476150B2 - - Google Patents
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- JPH0476150B2 JPH0476150B2 JP60217073A JP21707385A JPH0476150B2 JP H0476150 B2 JPH0476150 B2 JP H0476150B2 JP 60217073 A JP60217073 A JP 60217073A JP 21707385 A JP21707385 A JP 21707385A JP H0476150 B2 JPH0476150 B2 JP H0476150B2
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Description
【発明の詳細な説明】
〔概要〕
中央処理装置（CPU）からの指令に従つて、
主記憶装置（MS）と入出力装置（IO0〜I0n）と
の間でデータ転送を制御するチヤネル処理装置
（CH0〜CHn）において、主記憶装置（MS）か
ら入出力装置にデータを転送（MSフエツチ）す
る際、該MSフエツチのデータ転送開始アドレス
から、転送境界（バウンダリ）アドレス迄のデー
タ量を求めて最初のデータ転送を行い、バイトカ
ウントレジスタ（BC）から該データ量を減算し
た後は、バイトカウントレジスタ（BC）の値に
関係なく、主記憶装置（MS）からのデータ転送
単位（例えば、16バイト単位）のデータ数（即
ち、16）をバイトカウントレジスタ（BC）から
減算しながらデータ転送を行い、該バイトカウン
トレジスタ（BC）の値が上記転送単位の数（即
ち、減算値）より小さくなつた時には、該減算結
果の出力を‘0'に変換して、全‘0'検出回路に設
定し、該演算結果が‘0'になつたことを監視する
ことによりデータ転送制御を行うようにしたもの
である。
主記憶装置（MS）と入出力装置（IO0〜I0n）と
の間でデータ転送を制御するチヤネル処理装置
（CH0〜CHn）において、主記憶装置（MS）か
ら入出力装置にデータを転送（MSフエツチ）す
る際、該MSフエツチのデータ転送開始アドレス
から、転送境界（バウンダリ）アドレス迄のデー
タ量を求めて最初のデータ転送を行い、バイトカ
ウントレジスタ（BC）から該データ量を減算し
た後は、バイトカウントレジスタ（BC）の値に
関係なく、主記憶装置（MS）からのデータ転送
単位（例えば、16バイト単位）のデータ数（即
ち、16）をバイトカウントレジスタ（BC）から
減算しながらデータ転送を行い、該バイトカウン
トレジスタ（BC）の値が上記転送単位の数（即
ち、減算値）より小さくなつた時には、該減算結
果の出力を‘0'に変換して、全‘0'検出回路に設
定し、該演算結果が‘0'になつたことを監視する
ことによりデータ転送制御を行うようにしたもの
である。
本発明は中央処理装置（CPU）からの指令に
従つて、主記憶装置（MS）と入出力装置（Ｉ／
Ｏ）との間でのデータ転送を制御するチヤネル処
理装置（CH）に係り、特に、主記憶装置（MS）
からのデータ転送（MS フエツチ）の終了時点
を監視する為の条件を生成する方式に関する。
従つて、主記憶装置（MS）と入出力装置（Ｉ／
Ｏ）との間でのデータ転送を制御するチヤネル処
理装置（CH）に係り、特に、主記憶装置（MS）
からのデータ転送（MS フエツチ）の終了時点
を監視する為の条件を生成する方式に関する。
最近の半導体技術の著しい進歩に伴つて、制御
メモリの大容量化と、経済化が図られるようにな
つてきたこと、及び設計の容易化等から、計算機
システムに対するマイクロプログラム制御化が盛
んに行われており、主記憶装置（MS）と入出力
装置（Ｉ／Ｏ）との間でデータ転送を行うチヤネ
ル装置（CH）についても例外ではない。
メモリの大容量化と、経済化が図られるようにな
つてきたこと、及び設計の容易化等から、計算機
システムに対するマイクロプログラム制御化が盛
んに行われており、主記憶装置（MS）と入出力
装置（Ｉ／Ｏ）との間でデータ転送を行うチヤネ
ル装置（CH）についても例外ではない。
然しながら、該チヤネル処理装置（CH）に、
各種の機能が追加されるようになり、マイクロプ
ログラム容量の増大、及び従来のハートウエア制
御がマイクロプログラム制御になつたことによる
処理の遅れが問題になつてきており、効果的なデ
ータ転送制御方式が待たれるようになつてきた。
各種の機能が追加されるようになり、マイクロプ
ログラム容量の増大、及び従来のハートウエア制
御がマイクロプログラム制御になつたことによる
処理の遅れが問題になつてきており、効果的なデ
ータ転送制御方式が待たれるようになつてきた。
第２図は一般の計算機システムのブロツク図で
ある。
ある。
本図において、１は中央処理装置（CPU）、２
は主記憶装置（MS）、３はチヤネル処理装置
（CH0〜CHn）、そして、４は入出力装置（IO0〜
IOn）である。
は主記憶装置（MS）、３はチヤネル処理装置
（CH0〜CHn）、そして、４は入出力装置（IO0〜
IOn）である。
チヤネル処理装置（CH0〜CHn）３は中央処
理装置（CPU）１からの指令に従つて、主記憶
装置（MS）２と、入出力装置（IO0〜IOn）との
間のデータ転送を制御する。
理装置（CPU）１からの指令に従つて、主記憶
装置（MS）２と、入出力装置（IO0〜IOn）との
間のデータ転送を制御する。
第３図は上記従来のチヤネル処理装置における
主記憶装置（MS）に対するフエツチに関連する
演算制御部をブロツク図で示した図であり、アド
レスレジスタ（以下、ADRと云う）１１は主記
憶装置（以下、MSと云う）２に対するデータ転
送のアドレスを保持するレジスタ、バイトカウン
トレジスタ（以下、BCと云う）１２は転送すべ
きデータのバイト数を保持するレジスタ、減数レ
ジスタ（LNG）１３は後述する演算器（ALU）
１５に対する加減算値を保持するレジスタ、演算
制御レジスタ（ALUC）１４は演算の種類（例え
ば、ADR１１に対する加減算、BC１２に対する
減算等）を保持するレジスタ、そして、ALU１
５は前述の演算器である。
主記憶装置（MS）に対するフエツチに関連する
演算制御部をブロツク図で示した図であり、アド
レスレジスタ（以下、ADRと云う）１１は主記
憶装置（以下、MSと云う）２に対するデータ転
送のアドレスを保持するレジスタ、バイトカウン
トレジスタ（以下、BCと云う）１２は転送すべ
きデータのバイト数を保持するレジスタ、減数レ
ジスタ（LNG）１３は後述する演算器（ALU）
１５に対する加減算値を保持するレジスタ、演算
制御レジスタ（ALUC）１４は演算の種類（例え
ば、ADR１１に対する加減算、BC１２に対する
減算等）を保持するレジスタ、そして、ALU１
５は前述の演算器である。
チヤネル処理装置（CH0〜CHn）３は、上記
ADR１１に保持したMSアドレスと、BC１２に
保持されたバイトカウント値をMSアクセス毎
に、演算器（ALU）１５で更新しながらデータ
転送を制御する。
ADR１１に保持したMSアドレスと、BC１２に
保持されたバイトカウント値をMSアクセス毎
に、演算器（ALU）１５で更新しながらデータ
転送を制御する。
第４図はMSフエツチの一例を示した図であつ
て、MS２の1004(H)番地から40バイトのデータを、
入出力装置（IO0〜IOn）４にライトする場合を
示している。この例では、MSフエツチは、16バ
イトバウンダリ単位に行うものとしている。
て、MS２の1004(H)番地から40バイトのデータを、
入出力装置（IO0〜IOn）４にライトする場合を
示している。この例では、MSフエツチは、16バ
イトバウンダリ単位に行うものとしている。
上記、第２図〜第４図によつて、従来のMSフ
エツチにおけるバイトカウント値を更新する制御
方法を説明する。尚、入出力装置との間のデータ
転送、及び、入出力装置から主記憶装置（MS）
へのストア動作は、本発明とは関係しないので、
以後の説明は、全て、主記憶装置（MS）からの
MSフエツチ時のデータ転送に限定して説明す
る。
エツチにおけるバイトカウント値を更新する制御
方法を説明する。尚、入出力装置との間のデータ
転送、及び、入出力装置から主記憶装置（MS）
へのストア動作は、本発明とは関係しないので、
以後の説明は、全て、主記憶装置（MS）からの
MSフエツチ時のデータ転送に限定して説明す
る。
先ず、MS２の1004(H)番地から40バイトのデー
タを入出力装置（IO0〜IOn）４にライトする場
合、前述の16バイトバウンダリ単位にMSフエツ
チをすると、３回のMSフエツチが必要となる。
タを入出力装置（IO0〜IOn）４にライトする場
合、前述の16バイトバウンダリ単位にMSフエツ
チをすると、３回のMSフエツチが必要となる。
１回目のMSフエツチでは1000(H)番地から16バ
イトをフエツチし、1004(H)番地からの12バイトを
入出力装置（IO0〜IOn）４にライトする。この
時、MSアドレスは演算器（ALU）１５で＋12さ
れ、バイトカウント値は−12される。この場合、
該加減算値１２が減数レジスタ（LNG）１３に
置数された後、減算処理では該減数レジスタ
（LNG）１３の内容が否定回路１３０によつて、
１の補数がとられ、演算器（ALU）１５に入力
されるが、加算処理では、その侭演算器（ALU）
１５に入力されることにより上記加減算が行われ
る。
イトをフエツチし、1004(H)番地からの12バイトを
入出力装置（IO0〜IOn）４にライトする。この
時、MSアドレスは演算器（ALU）１５で＋12さ
れ、バイトカウント値は−12される。この場合、
該加減算値１２が減数レジスタ（LNG）１３に
置数された後、減算処理では該減数レジスタ
（LNG）１３の内容が否定回路１３０によつて、
１の補数がとられ、演算器（ALU）１５に入力
されるが、加算処理では、その侭演算器（ALU）
１５に入力されることにより上記加減算が行われ
る。
以下、同じようにして、２回目のMSフエツチ
では、1010(H)番地から16バイトをフエツチし、全
バイトを入出力装置（IO0〜IOn）４にライトす
る。この時、MSアドレスは＋16、バイトカウン
ト値は−16される。
では、1010(H)番地から16バイトをフエツチし、全
バイトを入出力装置（IO0〜IOn）４にライトす
る。この時、MSアドレスは＋16、バイトカウン
ト値は−16される。
３回目のMSフエツチでは、1020(H)、番地から
16バイトをフエツチし、該1020(H)番地から12バイ
トを入出力装置（IO0〜IOn）４にライトする。
この時、該バイトカウント値の更新結果は‘0'と
なり、MSフエツチは終了する。
16バイトをフエツチし、該1020(H)番地から12バイ
トを入出力装置（IO0〜IOn）４にライトする。
この時、該バイトカウント値の更新結果は‘0'と
なり、MSフエツチは終了する。
このように、バイトカウント値の更新結果が‘
0'になつたかどうかによりMSフエツチの終了を
判定している。
0'になつたかどうかによりMSフエツチの終了を
判定している。
従来方式においては、普通の演算器（ALU）
１５を使用して、上記バイトカウント値を更新し
ていた。
１５を使用して、上記バイトカウント値を更新し
ていた。
尚、通常のデータ転送では、MSアドレスは減
数レジスタ（LNG）１３の値だけ加算されるが、
バツクワード転送では逆に減算されるように動作
する。
数レジスタ（LNG）１３の値だけ加算されるが、
バツクワード転送では逆に減算されるように動作
する。
従つて、従来方式においては、２回目以降の
MSフエツチでバイトカウント値を更新した時、
更新後のバイトカウント値が15以下になつたかど
うかを調べ、３回目のMSフエツチではバイトカ
ウント値が15以下であるので、前述の演算値１５
を使用しないで、該バイトカウント値を‘0'にセ
ツトする必要があつた。
MSフエツチでバイトカウント値を更新した時、
更新後のバイトカウント値が15以下になつたかど
うかを調べ、３回目のMSフエツチではバイトカ
ウント値が15以下であるので、前述の演算値１５
を使用しないで、該バイトカウント値を‘0'にセ
ツトする必要があつた。
又、本例においては、バイトカウント値の初期
値は40バイトであるが、例えば、３バイトである
と、１回のMSフエツチだけで当該データ転送は
終了することになる。従つて、１回のMSフエツ
チで済むか、２回以上のMSフエツチが必要か
は、前述のMSアドレスと、バイトカウント値と
から調べる必要があつた。
値は40バイトであるが、例えば、３バイトである
と、１回のMSフエツチだけで当該データ転送は
終了することになる。従つて、１回のMSフエツ
チで済むか、２回以上のMSフエツチが必要か
は、前述のMSアドレスと、バイトカウント値と
から調べる必要があつた。
これは、従来方式の最後のMSフエツチの処理
が、他のMSフエツチの処理と異なり、必ず、残
りのデータ転送バイト数が、15以下になつている
かどうかを調べる必要がある為であり、従来技術
においては、MSフエツチの都度、複雑な制御を
必要とする問題があつた。
が、他のMSフエツチの処理と異なり、必ず、残
りのデータ転送バイト数が、15以下になつている
かどうかを調べる必要がある為であり、従来技術
においては、MSフエツチの都度、複雑な制御を
必要とする問題があつた。
本発明は従来の欠点に鑑み、簡単なハードウエ
ア制御により、例えば、最後のMSフエツチを検
出する方法を提供することを目的とするものであ
る 〔問題点を解決する為の手段〕 第１図は本発明の一実施例をブロツク図で示し
た図である。
ア制御により、例えば、最後のMSフエツチを検
出する方法を提供することを目的とするものであ
る 〔問題点を解決する為の手段〕 第１図は本発明の一実施例をブロツク図で示し
た図である。
本発明においては、演算器（ALU）１５で減
算した時、減算値の方が大きい場合に、演算結果
を‘0'に変換する手段１７と、該演算結果が‘0'
になつたことを検出する手段１８とを、当該演算
器（ALU）１５に設けるように構成する。
算した時、減算値の方が大きい場合に、演算結果
を‘0'に変換する手段１７と、該演算結果が‘0'
になつたことを検出する手段１８とを、当該演算
器（ALU）１５に設けるように構成する。
即ち、１回目のMSフエツチでは、MSアドレ
スの初期値から16バイトバウンダリ迄のバイト数
を、簡単な演算｛例えば、（28：31）＋１｝
で求め、その値をバイトカウントレジスタ（BC）
１２から減算し、第２回目以降のMSフエツチで
バイトカウント値を更新する場合は、１回のMS
フエツチのデータ転送バイト数、例えば、16を減
算し続け、該バイトカウントレジスタ（BC）１
２の値が、該データ転送バイト数より小さくなつ
たことを検出した時点で、演算結果を‘0'に変換
して、全‘0'検出回路に設定し、該全‘0'検出回
路の出力値が‘0'になつたかどうかを調べれば良
いようにする。
スの初期値から16バイトバウンダリ迄のバイト数
を、簡単な演算｛例えば、（28：31）＋１｝
で求め、その値をバイトカウントレジスタ（BC）
１２から減算し、第２回目以降のMSフエツチで
バイトカウント値を更新する場合は、１回のMS
フエツチのデータ転送バイト数、例えば、16を減
算し続け、該バイトカウントレジスタ（BC）１
２の値が、該データ転送バイト数より小さくなつ
たことを検出した時点で、演算結果を‘0'に変換
して、全‘0'検出回路に設定し、該全‘0'検出回
路の出力値が‘0'になつたかどうかを調べれば良
いようにする。
即ち、本発明によれば、中央処理装置（CPU）
からの指令に従つて、主記憶装置（MS）と入出
力装置（IO0〜IOn）との間でデータ転送を制御
するチヤネル処置装置（CH0〜CHn）において、
MSフエツチを行う際の、該データ転送開始アド
レスから、転送境界（バウンダリ）アドレス迄の
データ量を求めて最初のデータ転送を行い、バイ
トカウントレジスタ（BC）から該データ量を減
算した後は、該転送単位（例えば、16バイト単
位）のデータ数（即ち、16）をバイトカウントレ
ジスタ（BC）から減算しながらデータ転送を行
い、該バイトカウントレジスタ（BC）の値が上
記転送単位の数（即ち、減算値）より小さくなつ
た時には、該演算結果を‘0'とし、該演算結果が
‘0'になつたことを監視することにより主記憶装
置（MS）からのフエツチ時のデータ転送制御を
行うようにしたものであるので、該MSフエツチ
時のバイトカウント値の更新処理が簡単になると
共に、高速化できる効果がある。
からの指令に従つて、主記憶装置（MS）と入出
力装置（IO0〜IOn）との間でデータ転送を制御
するチヤネル処置装置（CH0〜CHn）において、
MSフエツチを行う際の、該データ転送開始アド
レスから、転送境界（バウンダリ）アドレス迄の
データ量を求めて最初のデータ転送を行い、バイ
トカウントレジスタ（BC）から該データ量を減
算した後は、該転送単位（例えば、16バイト単
位）のデータ数（即ち、16）をバイトカウントレ
ジスタ（BC）から減算しながらデータ転送を行
い、該バイトカウントレジスタ（BC）の値が上
記転送単位の数（即ち、減算値）より小さくなつ
た時には、該演算結果を‘0'とし、該演算結果が
‘0'になつたことを監視することにより主記憶装
置（MS）からのフエツチ時のデータ転送制御を
行うようにしたものであるので、該MSフエツチ
時のバイトカウント値の更新処理が簡単になると
共に、高速化できる効果がある。
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
もので、演算器（ALU）１５において、バイト
カウントレジスタ（BC）の値より減算値の値が
大きい時、即ち、当該演算器（ALU）１５のバ
イトカウントレジスタ（BC）に対する演算部分
１５０，１５１でボロウ信号Ｂが検出された時、
該演算結果を‘0'とする手段（点線で囲んだ部
分）１７と、該演算結果が‘0'になつたことを検
出する全‘0'検出回路（DEC）１８が本発明を実
施するのに必要な回路である。尚、全図を通し
て、同じ符号は同じ対象物を示しているものとす
る。
第１図は本発明の一実施例をブロツク図で示した
もので、演算器（ALU）１５において、バイト
カウントレジスタ（BC）の値より減算値の値が
大きい時、即ち、当該演算器（ALU）１５のバ
イトカウントレジスタ（BC）に対する演算部分
１５０，１５１でボロウ信号Ｂが検出された時、
該演算結果を‘0'とする手段（点線で囲んだ部
分）１７と、該演算結果が‘0'になつたことを検
出する全‘0'検出回路（DEC）１８が本発明を実
施するのに必要な回路である。尚、全図を通し
て、同じ符号は同じ対象物を示しているものとす
る。
本発明を実施しても、アドレスレジスタ
（ADR）１１に対する演算方法は本発明には関係
しないので、ここでは省略し、MSフエツチ時の
バイトカウントレジスタ（BC）１２に対する演
算方法を中心に、本発明によるバイトカウントレ
ジスタ（BC）制御方式を説明する。
（ADR）１１に対する演算方法は本発明には関係
しないので、ここでは省略し、MSフエツチ時の
バイトカウントレジスタ（BC）１２に対する演
算方法を中心に、本発明によるバイトカウントレ
ジスタ（BC）制御方式を説明する。
先ず、１回目のMSフエツチでは、MSアドレ
スの初期値から16バイトバウンダリ迄の更新値
を、簡単な演算｛例えば、（28：31）＋１｝
で求め、その値をバイトカウントレジスタ（BC）
１２から減算する。例えば、MSアドレスの初期
値が1004(H)番地であると、バイトカウントレジス
タ（BC）１２の初期値に関係なく、−12を減算値
レジスタ（LNG）１３に設定して減算を行えば
良い。この結果、該1004(H)番地から、16バイトバ
ウンダリ迄のデータ転送が行われる。
スの初期値から16バイトバウンダリ迄の更新値
を、簡単な演算｛例えば、（28：31）＋１｝
で求め、その値をバイトカウントレジスタ（BC）
１２から減算する。例えば、MSアドレスの初期
値が1004(H)番地であると、バイトカウントレジス
タ（BC）１２の初期値に関係なく、−12を減算値
レジスタ（LNG）１３に設定して減算を行えば
良い。この結果、該1004(H)番地から、16バイトバ
ウンダリ迄のデータ転送が行われる。
次に、第２回目以降のMSフエツチで、バイト
カウント値を更新する場合は、１回と転送バイト
数が本例では16バイトであるので、演算制御部レ
ジスタ（ALUC）１４からの制御線ａにより16(H)
が演算器（ALU）１５に入力されるように制御
することにより、データ転送毎に、バイトカウン
トレジスタ（BC）１２から16を減算することが
できる。
カウント値を更新する場合は、１回と転送バイト
数が本例では16バイトであるので、演算制御部レ
ジスタ（ALUC）１４からの制御線ａにより16(H)
が演算器（ALU）１５に入力されるように制御
することにより、データ転送毎に、バイトカウン
トレジスタ（BC）１２から16を減算することが
できる。
この減算で減算値の方が大きい場合には、減算
器１５１からボロウ信号（Ｂ）が出力されるの
で、該信号（Ｂ）を演算制御レジスタ（ALUC）
１４をデコードした信号線ｂによつてナンド回路
１６１で検出し、その出力信号で該演算器
（ALU）１５０，１５１の出力を制御することに
より、該演算結果を強制的に‘0'とすることがで
きる。
器１５１からボロウ信号（Ｂ）が出力されるの
で、該信号（Ｂ）を演算制御レジスタ（ALUC）
１４をデコードした信号線ｂによつてナンド回路
１６１で検出し、その出力信号で該演算器
（ALU）１５０，１５１の出力を制御することに
より、該演算結果を強制的に‘0'とすることがで
きる。
この演算結果を、全‘0'検出回路１８で検出す
ることにより、当該データ転送での最終MSフエ
ツチを検知することができる。
ることにより、当該データ転送での最終MSフエ
ツチを検知することができる。
このように、本発明におけるバイトカウントレ
ジスタ（BC）１２に対する減算処理は、第１回
目のMSフエツチのみ、バウンダリアドレス迄の
減算を行い、以降のMSフエツチにおいては、デ
ータ転送単位のバイト数、例えば、16を減算する
だけで、最終のMSフエツチを認識することがで
きるようにした所に特徴がある。
ジスタ（BC）１２に対する減算処理は、第１回
目のMSフエツチのみ、バウンダリアドレス迄の
減算を行い、以降のMSフエツチにおいては、デ
ータ転送単位のバイト数、例えば、16を減算する
だけで、最終のMSフエツチを認識することがで
きるようにした所に特徴がある。
以上、詳細に説明したように、本発明のチヤネ
ル処理装置は、中央処置装置（CPU）からの指
令に従つて、主記憶装置（MS）と入出力装置
（IO0〜IOn）との間でデータ転送を制御するチヤ
ネル処理装置（CH0〜CHn）において、データ
転送開始アドレスから、転送境界（バウンダリ）
アドレス迄のデータ量を求めて最初のデータ転送
を行い、バイトカウントレジスタ（BC）から該
データ量を減算した後は、該転送単位（例えば、
16バイト単位）のデータ数（即ち、16）をバイト
カウントレジスタ（BC）から減算しながらデー
タ転送を行い、該バイトカウントレジスタ（BC）
の値が上記転送単位の数（即ち、減算値）より小
さくなつた時には、該演算結果を‘0'に変換し
て、全‘0'検出回路に設定し、該全‘0'検出回路
の出力値が‘0'になつたかどうかを監視すること
により、最終のMSフエツチを認識するようにし
たものであるので、該MSフエツチ時のバイトカ
ウント値の更新処理が簡単になると共に、高速化
できる効果がある。
ル処理装置は、中央処置装置（CPU）からの指
令に従つて、主記憶装置（MS）と入出力装置
（IO0〜IOn）との間でデータ転送を制御するチヤ
ネル処理装置（CH0〜CHn）において、データ
転送開始アドレスから、転送境界（バウンダリ）
アドレス迄のデータ量を求めて最初のデータ転送
を行い、バイトカウントレジスタ（BC）から該
データ量を減算した後は、該転送単位（例えば、
16バイト単位）のデータ数（即ち、16）をバイト
カウントレジスタ（BC）から減算しながらデー
タ転送を行い、該バイトカウントレジスタ（BC）
の値が上記転送単位の数（即ち、減算値）より小
さくなつた時には、該演算結果を‘0'に変換し
て、全‘0'検出回路に設定し、該全‘0'検出回路
の出力値が‘0'になつたかどうかを監視すること
により、最終のMSフエツチを認識するようにし
たものであるので、該MSフエツチ時のバイトカ
ウント値の更新処理が簡単になると共に、高速化
できる効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は一般の計算機システムのブロツク
図、第３図は従来のチヤネル処理装置における演
算制御部をブロツク図で示した図、第４図はMS
フエツチの一例を示した図、である。 図面において、１は中央処理装置（CPU）、２
は主記憶装置（MS）、１１はアドレスレジスタ
（ADR）、１２はバイトカウントレジスタ（BC）、
１３は減数レジスタ（LNG）、１４は演算制御レ
ジスタ（ALUC）、１５は演算器（ALU）、１７
は演算結果を‘0'にする手段、１８は全‘0'検出
回路、３はチヤネル処理装置（CH0〜CHn）、４
は入出力装置（IO0〜IOn）、ａ，ｂ，Ｂは制御信
号、をそれぞれ示す。
た図、第２図は一般の計算機システムのブロツク
図、第３図は従来のチヤネル処理装置における演
算制御部をブロツク図で示した図、第４図はMS
フエツチの一例を示した図、である。 図面において、１は中央処理装置（CPU）、２
は主記憶装置（MS）、１１はアドレスレジスタ
（ADR）、１２はバイトカウントレジスタ（BC）、
１３は減数レジスタ（LNG）、１４は演算制御レ
ジスタ（ALUC）、１５は演算器（ALU）、１７
は演算結果を‘0'にする手段、１８は全‘0'検出
回路、３はチヤネル処理装置（CH0〜CHn）、４
は入出力装置（IO0〜IOn）、ａ，ｂ，Ｂは制御信
号、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置（CPU）１からの指令に従つ
て、主記憶装置（MS）２と入出力装置（IO0〜
I0n）４との間でデータ転送を制御するチヤネル
処理装置（CH0〜CHn）３であつて、 被減算値から減算値を減算する機能を有する演
算器（ALU）１５と、 該演算器（ALU）１５において減算した時に、
減算値の方が大きい場合に演算結果を‘0'に置き
替える第１の手段１７と、 該演算結果が‘0'に置き替えられたことを検出
する第２の手段（DEC）１８とを設け、 上記主記憶装置（MS）２からフエツチするデ
ータのバイト数を示すバイトカウントレジスタ
（BC）１２の値を更新するとき、上記演算器
（ALU）１５に設けられている上記第１の手段１
７を有効にし、 上記主記憶装置（MS）２からのデータのフエ
ツチで、２回目以降のフエツチ時には、該主記憶
装置（MS）２からのデータ転送単位のバイト数
を、該バイトカウントレジスタ（BC）１２から
減算し、 該減算結果が全“０”になつたことを、上記第
２の手段（DEC）１８で監視することにより、
該主記憶装置（MS）２からの最終フエツチを認
識することを特徴とするチヤネル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707385A JPS6275861A (ja) | 1985-09-30 | 1985-09-30 | チヤネル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707385A JPS6275861A (ja) | 1985-09-30 | 1985-09-30 | チヤネル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275861A JPS6275861A (ja) | 1987-04-07 |
| JPH0476150B2 true JPH0476150B2 (ja) | 1992-12-02 |
Family
ID=16698407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707385A Granted JPS6275861A (ja) | 1985-09-30 | 1985-09-30 | チヤネル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275861A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116061A (ja) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | 入出力処理方式 |
-
1985
- 1985-09-30 JP JP21707385A patent/JPS6275861A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6275861A (ja) | 1987-04-07 |
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