JPH0476629A - ファジー演算方式およびファジー演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はファジー演算におけるメンバーシップ関数の大
きさの表現方法および同方法を実現するためのファジー
演算回路の構成技術に関し、例えばファジーコンピュー
タに利用して有効な技術に関する。

［従来の技術］ 従来、ファジー推論を実行するハードウェアとしては、
ＡＮＤゲートやＯＲゲート、ＮＯＴゲート等の論理ゲー
トによりファジー推論エンジンの最大値選択回路や最小
値選択回路を構成したディジタル方式と、定電流回路と
バイポーラトランジスタで構成した電圧の最大値選択回
路や最小値選択回路を構成したアナログ方式が提案され
ている（四オーム社発行、［エレクトロニクスＪ１９８
８年１１月号、第２５頁〜第３１頁）。［発明が解決し
ようとする課題］ 上記従来技術のうち、ディジタル方式によるものは、演
算回路が複雑であり、回路のレイアウト面積が大きくな
ってしまい集積度と演算速度の向上が困離であるという
問題点がある。一方、アナログ方式によるものは、使用
素子がバイポーラトランジスタに限定されてしまうため
、実現上制約があるとともに、消費電力が多いという問
題点がある。

本発明の目的は、高速、高集積度で、使用素子に対する
依存性も低く、全構成に高い柔軟性を有するファジー演
算回路を実現可能な集積回路技術を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

上記目的を達成するために本発明では、論理状態の継続
時間でメンバーシップ関数の大きさを表わし、例えば継
続時間に応じたパルスを作ってディジタル論理ゲートの
入力信号とするようにしたものである。上記論理状態を
表わす物理量としては、電圧、電流、物体の位置などの
ようにそれによって複数の状態が判別でき、ディジタル
演算に利用可能な量が考えられる。−例としてＭＯ３論
理回路における電圧値がある。

［作用］ メンバーシップ関数の大きさに対応した継続時間を有す
る２つのパルスの前縁または後縁を揃えてＡＮＤゲート
に入力すると、その出力は、入力パルスのうち継続時間
が短い方の時間″真″となる。すなわち、ＡＮＤゲート
は最小値選択機能を示す。同様に２つのパルスをＯＲゲ
ートに入れると、その出力は長い方の時間“真″となる
。すなわち、ＯＲゲートは最大値選択機能を示す。これ
らの論理ゲートの組み合わせによりファジー演算が可能
となる。従って、比較的簡累な構成でファジー演算回路
を実現できるとともに、使用素子の制約を受けることも
ない。

一方、メンバーシップ関数の大きさをパルスの継続時間
に変換するには入出力共通の間隔を有するクロックで計
数し、例えばフリップフロップに記憶してあったデータ
をシフトレジスタを用いてクロックに同期して直列化す
ることで入力パルスを生成すればよい。出力パルスも同
様にクロックに同期して受は取ることにより、論理ゲー
ト個々の間の遅延時間の差異による影響から逃れること
ができる。

［実施例］ 以下、本発明の一実施例を図面を用いて説明する。第１
図はメンバーシップ関数をパルスの継続時間で表わす方
法を説明するための図である。

第１図（Ａ）のようにメンバーシップ関数Ｍを１から９
までの要素（横軸）でサンプリングしたとき、それぞれ
所属度として０，２，０，４，０゜６．０，８，１．０
の値（縦軸）をとるものとする。このとき、所属度の１
段階を基準クロックの１サイクルに対応させると、第１
図（Ｂ）のようにＯから５サイクルまでの異なる継続期
間を有し、要素数と同じ数のパルス群Ｐ１〜Ｐ９によっ
てメンバーシップ関数の代表値を表現することができる
。

上記ようにしてメンバーシップ関数の代表値を表わすパ
ルスを入力信号とした場合、ファジー推論エンジンを構
成すると最大値選択回路は、それぞれ従来の論理ゲート
で構成できる。

すなわち、第２図（Ａ）のＡＮＤゲートに第３図（Ａ）
のように前縁を揃えて継続時間Ｔ５とＴ３のパルスＸ、
Ｙを入力として加えると、継続時間の短いパルスＹと同
じ継続時間のパルスＱが出力される。したがって、ＡＮ
Ｄゲートにより最小値選択回路を構成することができる
。

同様に第２図（Ｂ）のＯＲゲートに第３図（Ｂ）のよう
な入力バルスＸ、Ｙを加えると継続時間の長いパルスＸ
に等しい継続期間の出力パルスＱ’が得られる。従って
、ＯＲゲートによって最大値選択回路を構成することが
できる。上記論理ゲートは多入力であってもその中の最
大値あるいは最小値を選択することができることはいう
までもない。

第４図（Ａ）、　　（Ｂ）はファジー推論の方法とファ
ジー演算の基本回路であるファジー推論エンジンの具体
的な回路例を示す図である。

マムダニ（Ｍａｍｄａｎｉ）の推論法に基づいてＡ−Ｂ
というルールからＡ′→Ｂ″　という結論を導くために
は、ファジー集合Ａ、Ａ’の積集合の高さ（一致度）ａ
を求め、このａで結論集合Ｂの頭切りを行なうことで、
結論Ｂ′　を得る必要が有る。これをメンバーシップ関
数の値を、対応する継続時間で表わしたパルスを入力と
して用いることを前提とした論理ゲートによって構成す
ると、第４図（Ｂ）に示すようにＡＮＤＮＯゲートで最
小値選択回路を構成し、かつＯＲゲートＧＯで最大値選
択回路を構成して、集合ＡとＡ′の各要素の値の最小値
中の最大値を求め、ＡＮＤＮＯゲートで頭切りを行なう
ことによって、結論Ｂ′　を得るファジー推論エンジン
となる。

第５図は上記ファジー推論エンジンを用いたファジー演
算回路の一実施例を示す。第５図はファジー集合Ａ、Ｂ
、Ａ’　がそれぞれｎ個の要素を持ち、かつ同様のルー
ルがｍ種類ある場合に、マムダ二の推論法で結論を得る
ための回路を示している。すなわち、この実施例では、
ファジー推論エンジンがｍ個設けられており、ｍ個のル
ールＡ−＋Ｂ、、Ａ、−＋Ｂ、、＝＝Ａｍ−＊Ｂｍのも
とで、事実Ａ″に対する結論Ｃ１〜Ｃｎが得られる。

以下、第５図の回路の構成と動作について説明する。

入力はシフトレジスタ１１に保存された後、クロックφ
に同期して１ビツトずつファジー推論エンジンを構成す
るＡＮＤゲート１２に送られる。

ゲート１２，１３．１４は第４図（Ｂ）のファジー推論
エンジンを構成するゲートＧａ、Ｇｏ、Ｇｍに対応して
いる。ゲート１５は入力Ｂに対し、ゲート１２．１３の
遅延時間と等しい遅延を与え、ゲート１４への入力信号
の到達時間を揃えるために挿入されている。ゲート１６
は各ルールに対応するファジー推論エンジンＦＡ、〜Ｆ
Ａｍの出力の要素毎の最大値を得るための回路であり、
ファジー推論エンジンＦＡＩ〜ＦＡｍの出力は、上記ゲ
ート１６を経て要素数ｎに対応する出力を導き、同出力
はシフトレジスタ１７で保持された後、その出力Ｃ１〜
Ｃｎが一点化回路１８に供給され、その要素の値の重心
値を求めることで最終的な結果を得る。

なお、上記実施例では論理ゲート１２〜１６としてＡＮ
ＤゲートとＯＲゲートを用いているが、それに限定され
ず、全体として論理を満たせばＮＡＮＤゲート、ＮＯＲ
ゲートまたは複合論理ゲートによって代替が可能である
。

シフトレジスタ１１は並列あるいは直列入ノＪで直列出
力とされ、シフトレジスタ】７は直列入力で直列出力あ
るいは並列出力とされる。これらは前後の回路の入出力
の仕様に対応して決定される。

これらのシフトレジスタは、通常の論理回路において入
出力のタイミングを制御するためのフリップフロップ回
路に相当する。また、前後の回路がクロックに同期して
直列に入出力を行なう場合にはこれらのシフトレジスタ
は省略することができる。

第６図（Ａ）には、第５図の実施例における最小値選択
回路としてのＡＮＤゲート１２と、最大値選択回路とし
てのＯＲゲート１３を、ＣＭＯ３複合論理ゲートとして
構成した場合の一実施例が示されている。

すなわち、−船釣な２人力ＮＯＲゲートを構成する並列
形態のＰチャネルＭＯ３ＦＥＴ　　Ｑｐ、Ｑｐ、と直列
に、Ｖｃｃ−出力ノードｎ８間にはｐチャネルＭＯ３Ｆ
ＥＴ　　Ｑｐ、が、また直列形態のＮチャネルＭＯ３Ｆ
ＥＴ　　Ｑｎ、、Ｑｎ、と並列に、出力ノードｎ、−Ｖ
ＥＥ間には第３のＮチャネルＭＯ３ＦＥＴ　　Ｑｎ、が
接続され、上記ＭＯ３ＦＥＴ、Ｑｐ、とＱｎ、のゲート
端子には第３の入力信号Ｚが供給されるように構成され
ている。

これによって、第６図（Ｂ）に示すように２段の論理ゲ
ートＧ１．Ｇ２からなる回路が１段の論理ゲートによっ
て実現される。その結果、回路の構成素子数を減らし、
ゲート遅延時間を短縮して演算速度を向上させることが
できる。

また、第５図の実施例における最大値選択回路としての
ＯＲゲート１３と頭切り回路としてのＡＮＤゲート１４
とを複合論理ゲートで構成することも可能である。

以上説明したように上記実施例は、ファジー推論エンジ
ンに通常の論理ＬＳＩに用いる論理ゲートを使用するこ
とができ、これによって、デバイスの種類やプロセスの
制約を受けない設計が可能となるとともに、メンバーシ
ップ関数の値を符号化して演算する方式と比較し、回路
が簡単になるため高速、低面積、低消費電力化を図るこ
とができる。さらに通常の論理ゲートを用いるため、既
存のスタンダードセルやマスタースライス方式の設計製
造方法でファジー演算回路を実現することができ、新た
に専用のデバイスや回路を設計する必要がない。加えて
ゲート間の接続を制御することによりファジー演算回路
の仕様や演算方法の変更が可能となるという効果がある
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
複合論理ゲートを０Ｍ０３回路で構成したが、この発明
ではファジー演算回路全体をバイポーラトランジスタで
構成することもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるファジー演算回路特
にファジー推論エンジンに適用したものについて説明し
たが、この発明はそれに限定されるものでなく、最大、
最小値をもって行なわれる演算方式その他に利用するこ
とができる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、高速、高集積度で、使用素子に対する依存性
も低く、全構成に高い柔軟性を有するファジー演算回路
を実現することができる。

【図面の簡単な説明】

第１図（Ａ）、　　（Ｂ）はメンバーシップ関数と量子
化の一例としてパルスの継続時間で表わした場合に説明
図、 第２図（Ａ）、（Ｂ）はそれぞれ最小値選択回路および
最大値選択回路として使用可能な論理ゲートの一例を示
す図、 第３図（Ａ）、（Ｂ）はその入出力波形図、第４図（Ａ
）、（Ｂ）はファジー演算の方法とそれを実行する基本
回路であるファジー推論エンジンの一実施例を示す図、 第５図は具体的なファジー演算回路の回路槽１．二図、 第６図（Ａ）、（Ｂ）はファジー推論エンジンの一部を
複合論理化した回路の一例を示す回路図とその等価回路
図である。 Ｍ・・・・メンバーシップ関数、Ｇａ、１２・・・・最
小値選択回路、Ｇｏ、１３・・・・最大値選択回路、Ｇ
ｏ、１４・・・・頭切り回路、１１．１７・・・・シフ
トレジスタ、Ｉ８・・・・−点化回路、Ｆ、ＡＩ〜Ｆａ
ｍ・・・・１組のルールに対応したファジー推論エンジ
ン。 図 １日） 第 図 第 図 ｆＡ） Ｑ′ 第 図 第 図 １Ａ） Ｏｎ

Claims (4)

【特許請求の範囲】
1. １．メンバーシップ関数の大小および演算結果の大小を
   、所定の論理状態を示す現象の継続時間を用いて表現す
   るようにしたことを特徴とするファジー演算方式。
2. ２．所定の論理レベルを示す現象の継続時間をクロック
   を基準として計数してメンバーシップ関数を量子化する
   ための量子化手段と、該量子化手段の出力の最小値を選
   択するための最小値選択手段と、その出力のうち最大値
   を選択するための最大値選択手段と、上記最大値を用い
   て結論集合に対する頭切りを行なう頭切り手段とを備え
   てなることを特徴とするファジー演算回路。
3. ３．上記最小値選択手段と最大値選択手段とが複合論理
   ゲートで構成されていることを特徴とする請求項２記載
   のファジー演算回路。
4. ４．上記演算においてメンバーシップ関数の値を保持す
   るために、演算クロックに同期して入出力を行なうシフ
   トレジスタを用いる回路方式。