JPH04212521A - リングカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リングカウンタに関す
る。

【０００２】

【従来の技術】リングカウンタは、逐次制御を行うため
の信号発生回路として種々の電子機器に用いられている
。半導体集積回路においても、試験用信号発生回路等に
用いられている。この試験用発生回路は、通常動作時に
は全く用いられないので、回路規模をできるだけ小さく
することが望まれる。

【０００３】図１１は従来のリングカウンタの基本型を
示す。このリングカウンタは、４段のＤフリップフロッ
プ１１〜１４が環状に縦続接続されている。Ｄフリップ
フロップ１１〜１４の各クロック入力端ＣＫには、シフ
トパルスとしてクロックＣＬＫが供給される。リングカ
ウンタの出力は、Ｄフリップフロップ１１〜１４の各非
反転出力端Ｑから出力されるＱ１、Ｑ２、Ｑ３、Ｑ４で
ある。この出力を２進数１００１に初期設定するために
、Ｄフリップフロップ１１のプリセット信号入力端ＰＲ
及びＤフリップフロップ１２〜１４のクリア信号入力端
ＣＬＲにリセット信号ＲＳＴＸが供給される。この状態
でクロックＣＬＫを供給すると、クロックＣＬＫの１パ
ルス毎に１のビットがサイクリックにシフトする。

【０００４】Ｄフリップフロップ１１〜１４は互いに同
一構成であり、Ｄフリップフロップ１１は、例えば図１
２に示す如く、２つのラッチ回路２１及び２２と、イン
バータ２３とを用いて構成されている。ラッチ回路２１
及び２２は互いに同一構成であり、ラッチ回路２２は例
えば図１３に示す如く、４つのナンドゲート３１〜３４
を用いて構成されている。

【０００５】

【発明が解決しようとする課題】この様に、１つのフリ
ップフロップ自体の構成素子数が比較的多い。一方、Ｌ
ＳＩの試験用信号発生回路に通常用いられているリング
カウンタのフリップフロップの段数は数十〜数百段と多
い。したがって、リングカウンタの回路規模が大きくな
り、通常動作時には全く用いられない試験用信号発生回
路の回路規模も大きくなる。

【０００６】本発明の目的は、このような問題点に鑑み
、回路規模の小さいリングカウンタを提供することにあ
る。

【０００７】

【課題を解決するための手段及びその作用】本発明に係
るリングカウンタを、実施例図面を参照して説明する。

【０００８】このリングカウンタは、例えば図１に示す
如く、偶数段、例えば４段のラッチ回路４１〜４４が環
状に縦続接続され、隣合うラッチ回路４１〜４４の一方
がスルー状態となり他方がホールド状態となるようにク
ロックＣＬＫが入力されるシフトレジスタと、隣合うラ
ッチ回路の出力値が２ビットの所定値、例えば１１のと
きに１ビットの所定値、例えば１を出力するデコード回
路、例えばアンドゲート５１〜５４とを有し、初期状態
にするために各ラッチ回路４１〜４４のプリセット信号
入力端ＰＲ又はクリア信号入力端ＣＬＲにリセット信号
ＲＳＴＸが供給される。

【０００９】本発明は、ラッチ回路を用いてシフトレジ
スタを構成し、これに簡単なデコード回路を付加してリ
ングカウンタを構成しており、ラッチ回路はフリップフ
ロップの約半分の素子数で構成されるので、リングカウ
ンタの回路規模を従来よりも大幅に小さくすることがで
きる。

【００１０】上記リングカウンタにおいて、ラッチ回路
は、例えば、出力端がマルチエミッタトランジスタのエ
ミッタであり、デコード回路は、ワイヤードオアを作成
するために隣合うラッチ回路の該エミッタを結線した回
路である。

【００１１】この構成の場合、デコード回路が簡単にな
り、したがって、リングカウンタの構成がさらに簡単に
なる。

【００１２】また、上記リングカウンタにおいて、ラッ
チ回路は、例えば、出力端がマルチコレクタトランジス
タのコレクタであり、デコード回路は、ワイヤードアン
ドを作成するために隣合うラッチ回路の該コレクタを結
線した回路である。

【００１３】この構成の場合も、デコード回路が簡単に
なり、したがって、リングカウンタの構成がさらに簡単
になる。

【００１４】他のリングカウンタでは、例えば図６に示
す如く、偶数ｎ段、例えば４段のラッチ回路４１〜４４
が縦続接続され、隣合う該ラッチ回路の一方がスルー状
態となり他方がホールド状態となるようにクロックＣＬ
Ｋが入力されるシフトレジスタと、隣合う該ラッチ回路
の出力値が２ビットの所定値、例えば１１のときに１ビ
ットの所定値、例えば１を出力するデコード回路、例え
ばアンドゲート５１〜５４と、第２〜ｎ−１段の各該ラ
ッチ回路の非反転出力又は反転出力の一方の出力が同一
値、例えば１のときに、第１段の該ラッチ回路の入力端
に該同一値と反対の値、例えば０を供給する自動リセッ
ト回路、例えばアンドゲート５５とを備えている。

【００１５】このリングカウンタは自己補正型であり、
自動リセットがかけられる。自動リセット回路は、例え
ば図６の場合にはアンドゲート１個で構成でき、このリ
ングカウンタも、上記同様の理由により、回路規模が従
来よりも大幅に小さくなる。

【００１６】上記リングカウンタは偶数段のラッチ回路
を用いて偶数ビット出力するものであるが、偶数段のラ
ッチ回路を用いて奇数ビット出力する本発明のリングカ
ウンタは、次のように構成される。

【００１７】すなわち、このリングカウンタは、例えば
図７又は図９に示す如く、偶数段、例えば４段のラッチ
回路４１〜４４が環状に縦続接続され、隣合うラッチ回
路４１〜４４の一方がスルー状態となり他方がホールド
状態となるようにクロックＣＬＫが入力されるシフトレ
ジスタと、隣合うラッチ回路の出力値が２ビットの所定
値、例えば１１のときに１ビットの所定値、例えば１を
出力するデコード回路、例えばアンドゲート５１〜５４
と、外部からリセット信号ＲＳＴが入力され、又は、あ
る１つの該ラッチに対する該論理回路の出力が該特定値
になった場合に、各ラッチ回路４１〜４４のプリセット
信号入力端ＰＲ又はクリア信号入力端ＣＬＲにリセット
信号を供給し、同時にクロックのレベルを反転させた後
元に戻して、デコード回路５１〜５３の出力を初期状態
にするリセット回路、例えば、図７に示すアンドゲート
５４とノアゲート６２とＴフリップフロップ６１とから
なるリセット回路、又は図９に示すアンドゲート５４と
ノアゲート６２とイクスクルーシブオアゲート６３とＴ
フリップフロップ６４とからなるリセット回路とを有す
る。

【００１８】リセット回路は、以下の実施例でも明らか
なように、その素子数がラッチ回路の段数によらない簡
単な構成であるので、このリングカウンタも、上記同様
の理由により、回路規模が従来よりも大幅に小さくなる
。

【００１９】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。

【００２０】なお、説明の簡単化のために、以下におい
ては４段のラッチ回路を用いたリングカウンタについて
説明する。

【００２１】 １）．第１実施例 図１は第１実施例のリングカウンタを示す。このリング
カウンタは、偶数段（４段）のラッチ回路４１〜４４が
環状に縦続接続されたシフトレジスタを備えている。す
なわち、ラッチ回路４１の非反転出力端Ｑとラッチ回路
４２のデータ入力端Ｄとが接続され、ラッチ回路４２の
非反転出力端Ｑとラッチ回路４３のデータ入力端Ｄとが
接続され、ラッチ回路４３の非反転出力端Ｑとラッチ回
路４４のデータ入力端Ｄとが接続され、ラッチ回路４４
の非反転出力端Ｑとラッチ回路４１のデータ入力端Ｄと
が接続されて、４段のシフトレジスタが構成されている
。ラッチ回路４１〜４４の各クロック入力端ＣＫには、
クロックＣＬＫを供給するための配線が共通に接続され
、ラッチ回路４２、４３のクリア信号入力端ＣＬＲ及び
ラッチ回路４１、４４のプリセット信号入力端ＰＲには
、リセット信号ＲＳＴＸを供給するための配線が共通に
接続されている。

【００２２】例えば、ラッチ回路４１及び４３は図１３
に示す如く４個のナンドゲート３１〜３４を用いて構成
されており、ラッチ回路４２及び４４は図１３のクロッ
ク入力端ＣＫに不図示のインバータを１個追加接続した
構成となっている。

【００２３】図１３において、クロック入力端ＣＫ、ク
リア信号入力端ＣＬＲ及びプリセット信号入力端ＰＲが
高レベルのとき、データ入力端Ｄと非反転出力端Ｑのレ
ベルが同一、すなわちスルー状態となる。この状態でク
ロック入力端ＣＫを低レベルにすると、非反転出力端Ｑ
のレベルはデータ入力端Ｄのレベルを変化させても一定
、すなわちホールド状態となる。また、クロック入力端
ＣＫのレベルによらず、クリア信号入力端ＣＬＲを低レ
ベル、プリセット信号入力端ＰＲを高レベルにすると、
非反転出力端Ｑが低レベル、反転出力端ＱＸが高レベル
となる。逆に、クリア信号入力端ＣＬＲを高レベル、プ
リセット信号入力端ＰＲを低レベルにすると、非反転出
力端Ｑが高レベル、反転出力端ＱＸが低レベルとなる。

【００２４】図１において、ラッチ回路４ｉ（ｉ＝１〜
４）のデータ入力端Ｄ及び非反転出力端Ｑは、デコード
回路としてのアンドゲート５ｉ（ｉ＝１〜４）の入力端
子に接続されている。リングカウンタの出力は、アンド
ゲート５１〜５４の出力Ｑ１、Ｑ２、Ｑ３、Ｑ４である
。

【００２５】本第１実施例では、Ｄフリップフロップの
約半分の素子数で構成されるラッチ回路でシフトレジス
タを構成し、これに簡単なデコード回路を付加してリン
グカウンタを構成しているので、リングカウンタの回路
規模を従来の約半分にすることができる。この効果は、
リングカウンタの出力ビット数が、ＬＳＩの試験用発生
回路で通常使用されるように数十〜数百と多くなると著
しくなる。

【００２６】次に、上記の如く構成されたリングカウン
タの動作を、図２に示すタイミングチャートを参照して
説明する。

【００２７】（１）クロックＣＬＫは、図２（Ａ）に示
す如く、最初は高レベルとなっており、したがって、ラ
ッチ回路４１及び４３がスルー状態、ラッチ回路４２及
び４４がホールド状態となっている。

【００２８】（２）この状態で、図２（Ｂ）に示すよう
な負パルスのリセット信号ＲＳＴＸを供給すると、ラッ
チ回路４２の非反転出力端Ｑが低レベル、ラッチ回路４
４の非反転出力端Ｑが高レベルとなり、ラッチ回路４１
〜４４の非反転出力端Ｑは２進数１００１となる。した
がって、リングカウンタの出力Ｑ１Ｑ２Ｑ３Ｑ４は、図
２（Ｇ）に示す如く２進数１０００に初期設定される。

【００２９】（３）クロックＣＬＫが低レベルに遷移す
ると、ラッチ回路４１及び４３がホールド状態、ラッチ
回路４２及び４４がスルー状態となるので、ラッチ回路
４１〜４４の非反転出力端Ｑが２進数１１００となる。 したがって、リングカウンタの出力Ｑ１Ｑ２Ｑ３Ｑ４は
、２進数０１００となる。すなわち、ラッチ回路４１及
び４２が従来のリングカウンタを構成する１つのＤフリ
ップフロップ１１として機能し、ラッチ回路４１のデー
タ入力端Ｄに供給された高レベルを保持してラッチ回路
４２の非反転出力端Ｑからこれを出力する。同様に、ラ
ッチ回路４３及び４４が従来のリングカウンタを構成す
る１つのＤフリップフロップ１１として機能し、ラッチ
回路４３のデータ入力端Ｄに供給された低レベルを保持
してラッチ回路４４の非反転出力端Ｑからこれを出力す
る。

【００３０】（４）クロックＣＬＫが高レベルに遷移す
ると、ラッチ回路４１及び４３がスルー状態、ラッチ回
路４２及び４４がホールド状態となるので、ラッチ回路
４１〜４４の非反転出力端Ｑが２進数０１１０となる。 したがって、リングカウンタの出力Ｑ１Ｑ２Ｑ３Ｑ４は
、２進数００１０となる。すなわち、ラッチ回路４２及
び４３が従来のリングカウンタを構成する１つのＤフリ
ップフロップ１１として機能し、ラッチ回路４２のデー
タ入力端Ｄに供給された高レベルを保持してラッチ回路
４３の非反転出力端Ｑからこれを出力する。同様に、ラ
ッチ回路４４及びラッチ回路４１が従来のリングカウン
タを構成する１つのＤフリップフロップ１１として機能
し、ラッチ回路４４のデータ入力端Ｄに供給された低レ
ベルを保持してラッチ回路４１の非反転出力端Ｑからこ
れを出力する。

【００３１】（５）クロックＣＬＫが低レベルに遷移す
ると、上記同様にラッチ回路４１及び４３がホールド状
態、ラッチ回路４２及び４４がスルー状態となるので、
ラッチ回路４１〜４４の非反転出力端Ｑが２進数００１
１となる。したがって、リングカウンタの出力Ｑ１Ｑ２
Ｑ３Ｑ４は、２進数０００１となる。

【００３２】（６）クロックＣＬＫが高レベルに遷移す
ると、上記同様にラッチ回路４１及び４３がスルー状態
、ラッチ回路４２及び４４がホールド状態となるので、
ラッチ回路４１〜４４の非反転出力端Ｑが２進数１００
１となる。したがって、リングカウンタの出力Ｑ１Ｑ２
Ｑ３Ｑ４は、初期状態の２進数１０００に戻る。

【００３３】以下、上記（３）〜（６）の動作を繰返す
。

【００３４】 ２）．第２実施例 図３は第２実施例のリングカウンタを示す。

【００３５】リングカウンタの出力Ｑ１〜Ｑ４は、どれ
を第１ビットとするかは自由に決めることができ、この
実施例では出力Ｑ２を第１ビットとしている。

【００３６】このリングカウンタは、ラッチ回路４ｉ（
ｉ＝１〜４）のデータ入力端Ｄ及び反転出力端ＱＸが、
デコード回路としてのアンドゲート５ｉ（ｉ＝１〜４）
の入力端子に接続されている他は、第１図と同一になっ
ている。

【００３７】リングカウンタの出力Ｑ１〜Ｑ４は、上記
第１実施例の説明から容易に分るように、クロックＣＬ
Ｋが反転する毎に、２進数０１００、００１０、０００
１、１０００、０１００・・・・と変化する。

【００３８】なお、この第２実施例では、隣合うラッチ
回路の後段側非反転出力端Ｑと前段側反転出力端ＱＸと
の論理積をリングカウンタの出力としているが、隣合う
ラッチ回路の後段側反転出力端ＱＸと前段側非反転出力
端Ｑとの論理積をリングカウンタの出力とする構成であ
ってもよい。この場合、リングカウンタの出力は、クロ
ックＣＬＫが反転する毎に、２進数０００１、１０００
、０１００、００１０、０００１・・・・と変化する。

【００３９】 ３）．第３実施例 図４は第３実施例のリングカウンタを示す。

【００４０】このリングカウンタのラッチ回路４１Ａ〜
４４Ａは、非反転出力端Ｑがマルチエミッタトランジス
タのエミッタとなっており、デコード回路は、隣合うラ
ッチ回路の非反転出力端Ｑ間を単に結線しただけのワイ
ヤードオア回路となっている。このため、リングカウン
タの出力は負論理となっており、図１の場合と逆に、ラ
ッチ回路４２Ａ、４３Ａのプリセット信号入力端ＰＲ及
びラッチ回路４１Ａ、４４Ａのクリア信号入力端ＣＬＲ
に、リセット信号ＲＳＴＸを供給するための配線が共通
に接続されている。

【００４１】また、ラッチ回路４１Ａ及び４３Ａにはク
ロックＣＬＫが供給され、ラッチ回路４２Ａ及び４４Ａ
にはクロックＣＬＫのレベルを反転したクロックＣＬＫ
Ｘが供給される。

【００４２】このリングカウンタの出力Ｑ１〜Ｑ４は、
上記第１実施例の説明から容易に分るように、クロック
ＣＬＫが反転する毎に、２進数０１１１、１０１１、１
１０１、１１１０、０１１１・・・・と変化する。

【００４３】 ４）．第４実施例 図５は第４実施例のリングカウンタを示す。

【００４４】このリングカウンタのラッチ回路４１Ｂ〜
４４Ｂは、非反転出力端Ｑがマルチコレクタトランジス
タのコレクタとなっており、デコード回路は、隣合うラ
ッチ回路の非反転出力端Ｑ間を単に結線しただけのワイ
ヤードアンド回路となっている。したがって、図１と同
様にリングカウンタの出力は正論理であり、初期化のた
めの信号配線は図１の場合と同一である。クロックの供
給は図４と同一である。

【００４５】このリングカウンタの出力Ｑ１〜Ｑ４の変
化は、上記第１実施例と同一である。

【００４６】 ５）．第５実施例 図６は第５実施例のリングカウンタを示す。

【００４７】このリングカウンタは自己補正型であり、
リセット信号を自動生成している。すなわち、ラッチ回
路４２及び４３の反転出力端ＱＸをアンドゲート５５に
供給し、アンドゲート５５の出力をラッチ回路４１のデ
ータ入力端Ｄに供給し、また、図１の場合と異なり、ラ
ッチ回路４４の非反転出力端Ｑとラッチ回路４１のデー
タ入力端Ｄとは接続していない。他の点は図１と同一で
ある。

【００４８】ラッチ回路４２及び４３の非反転出力端Ｑ
が共に論理値０でなければ、ラッチ回路４１のデータ入
力端Ｄに論理値０が供給されるので、クロック反転回数
２回以下でラッチ回路４２及び４３の非反転出力端Ｑが
共に論理値０になり、このときラッチ回路４１のデータ
入力端Ｄが論理値０になる。この状態又は次のクロック
反転でラッチ回路４１がスルー状態になると、リングカ
ウンタの出力Ｑ１Ｑ２Ｑ３Ｑ４は、２進数１０００にな
る。

【００４９】その後は、クロックＣＬＫが反転する毎に
、２進数０１００、００１０、０００１、１０００、０
１００・・・・と変化する。

【００５０】 ６）．第６実施例 上記第１〜５実施例では、偶数段のラッチ回路４１を用
いた偶数ビット出力のリングカウンタを説明したが、偶
数段のラッチ回路４１を用いて奇数ビット出力するリン
グカウンタを構成することも可能であり、次にこれを説
明する。

【００５１】図７は、第６実施例のリングカウンタの回
路構成を示す。図１との相違点は、クロックＣＬＫを、
従来のリングカウンタと同様に１クロック単位で出力値
を変化させるために、Ｔフリップフロップ６１で１／２
分周し、これをラッチ回路４１〜４４の各クロック入力
端ＣＫに供給し、また、リセット信号ＲＳＴを、ノアゲ
ート６２を介してラッチ回路４１〜４３のクリア信号入
力端ＣＬＲ及びラッチ回路４４のプリセット信号入力端
ＰＲに供給し、アンドゲート５４の出力を、ノアゲート
６２の他方の入力端子に供給している点である。このリ
ングカウンタの出力は、アンドゲート５１〜５３から出
力されるＱ１、Ｑ２、Ｑ３である。他の点は図１と同一
であり、第１実施例と同様に、リングカウンタの回路規
模を従来の約半分にすることができる。

【００５２】次に、上記の如く構成されたリングカウン
タの動作を、図８に示すタイミングチャートを参照して
説明する。

【００５３】（１）図８（Ａ）及び（Ｄ）に示す如く、
クロックＣＬＫ及びＴフリップフロップ６１の非反転出
力端Ｑは最初低レベルとなっており、したがって、ラッ
チ回路４１及び４３がホールド状態、ラッチ回路４２及
び４４がスルー状態となっている。

【００５４】（２）この状態で、図８（Ｂ）に示すよう
な正パルスのリセット信号ＲＳＴを供給すると、ラッチ
回路４１〜４４の非反転出力端Ｑが２進数０００１とな
るが、直ちにＴフリップフロップ６１の非反転出力端Ｑ
が高レベルに遷移するので、ラッチ回路４１及び４３が
スルー状態、ラッチ回路４２及び４４がホールド状態と
なる。したがって、ラッチ回路４１〜４４の非反転出力
端Ｑは２進数１００１となり、リングカウンタの出力Ｑ
１Ｑ２Ｑ３は図８（Ｉ）に示す如く２進数１００に初期
設定される。

【００５５】（３）クロックＣＬＫが高レベルに遷移す
ると、図８（Ｄ）に示す如くＴフリップフロップ６１の
非反転出力端Ｑが低レベルに遷移して、ラッチ回路４１
及び４３がホールド状態、ラッチ回路４２及び４４がス
ルー状態となるので、ラッチ回路４１〜４４の非反転出
力端Ｑが２進数１１００となる。したがって、リングカ
ウンタの出力Ｑ１Ｑ２Ｑ３は、２進数０１０となる。

【００５６】次にクロックＣＬＫが低レベルに遷移して
も、Ｔフリップフロップ６１の非反転出力端Ｑは変化し
ないので、リングカウンタの出力も変化しない。

【００５７】（４）クロックＣＬＫが高レベルに遷移す
ると、図８（Ｄ）に示す如くＴフリップフロップ６１の
非反転出力端Ｑが高レベルに遷移して、ラッチ回路４１
及び４３がスルー状態、ラッチ回路４２及び４４がホー
ルド状態となるので、ラッチ回路４１〜４４の非反転出
力端Ｑが２進数０１１０となる。したがって、リングカ
ウンタの出力Ｑ１Ｑ２Ｑ３は、２進数００１となる。

【００５８】次にクロックＣＬＫが低レベルに遷移して
も、Ｔフリップフロップ６１の非反転出力端Ｑは変化し
ないので、リングカウンタの出力も変化しない。

【００５９】（５）クロックＣＬＫが高レベルに遷移す
ると、上記同様にＴフリップフロップ６１の非反転出力
端Ｑが低レベルに遷移して、ラッチ回路４１及び４３が
ホールド状態、ラッチ回路４２及び４４がスルー状態と
なるので、ラッチ回路４１〜４４の非反転出力端Ｑが２
進数００１１となる。しかし、アンドゲート５４の出力
が高レベルに遷移し、図８（Ｃ）に示す如くノアゲート
６２の出力が低レベルになるので、ラッチ回路４１〜４
４の非反転出力端Ｑが直ちに２進数０００１となり、こ
れによりアンドゲート５４の出力が低レベルに遷移し、
最初の初期リセットの際の動作と同一の動作が行われる
。したがって、ラッチ回路４１〜４４の非反転出力端Ｑ
が直ちに２進数１００１となり、リングカウンタの出力
Ｑ１Ｑ２Ｑ３は２進数１００となる。すなわち、３個目
のクロックパルスで自動的に初期リセットされる。

【００６０】次にクロックＣＬＫが低レベルに遷移して
も、Ｔフリップフロップ６１の非反転出力端Ｑは変化し
ないので、リングカウンタの出力も変化しない。

【００６１】以下、上記（３）〜（５）の動作を繰返す
。

【００６２】 ７）．第７実施例 上記第６実施例では、クロックＣＬＫをＴフリップフロ
ップ６１で１／２分周する場合を説明したが、クロック
ＣＬＫを１／２分周しなくてもラッチ回路を用いたリン
グカウンタを構成可能であり、次にこれを説明する。

【００６３】図９は第７実施例のリングカウンタの回路
構成を示す。図７との相違点は、クロックＣＬＫを、イ
クスクルーシブオアゲート６３を介してラッチ回路４１
〜４４のクロック入力端ＣＫに供給し、アンドゲート５
４の出力を、Ｔフリップフロップ６４を介してイクスク
ルーシブオアゲート６３の入力端子に供給し、また、リ
セット信号ＲＳＴでＴフリップフロップ６４をプリセッ
トしている点である。この第７実施例においても第１実
施例と同様に、リングカウンタの回路規模を従来の約半
分にすることができる。

【００６４】次に、上記の如く構成されたリングカウン
タの動作を、図１０に示すタイミングチャートを参照し
て説明する。

【００６５】（１）図１０（Ａ）及び（Ｄ）に示す如く
、クロックＣＬＫ及びＴフリップフロップ６４の非反転
出力端Ｑは、最初、低レベルとなっており、イクスクル
ーシブオアゲート６３の出力も低レベルとなっている。 したがって、ラッチ回路４１及び４３がホールド状態、
ラッチ回路４２及び４４がスルー状態となっている。

【００６６】（２）この状態で、図１０（Ｂ）に示すよ
うな正パルスのリセット信号ＲＳＴを供給すると、ラッ
チ回路４１〜４４の非反転出力端Ｑが２進数０００１と
なるが、直ちにＴフリップフロップ６４の非反転出力端
Ｑが高レベルに遷移するので、ラッチ回路４１及び４３
がスルー状態、ラッチ回路４２及び４４がホールド状態
となる。したがって、ラッチ回路４１〜４４の非反転出
力端Ｑは２進数１００１となり、リングカウンタの出力
Ｑ１Ｑ２Ｑ３は図１０（Ｊ）に示す如く２進数１００に
初期設定される。

【００６７】（３）クロックＣＬＫが高レベルに遷移す
ると、図１０（Ｅ）に示す如くイクスクルーシブオアゲ
ート６３の非反転出力端Ｑが低レベルに遷移して、ラッ
チ回路４１及び４３がホールド状態、ラッチ回路４２及
び４４がスルー状態となるので、ラッチ回路４１〜４４
の非反転出力端Ｑが２進数１１００となる。したがって
、リングカウンタの出力Ｑ１Ｑ２Ｑ３は、２進数０１０
となる。

【００６８】（４）クロックＣＬＫが低レベルに遷移す
ると、図１０（Ｅ）に示す如くイクスクルーシブオアゲ
ート６３の非反転出力端Ｑが高レベルに遷移して、ラッ
チ回路４１及び４３がスルー状態、ラッチ回路４２及び
４４がホールド状態となるので、ラッチ回路４１〜４４
の非反転出力端Ｑが２進数０１１０となる。したがって
、リングカウンタの出力Ｑ１Ｑ２Ｑ３は、２進数００１
となる。

【００６９】（５）クロックＣＬＫが高レベルに遷移す
ると、上記同様にイクスクルーシブオアゲート６３の非
反転出力端Ｑが低レベルに遷移して、ラッチ回路４１及
び４３がホールド状態、ラッチ回路４２及び４４がスル
ー状態となるので、ラッチ回路４１〜４４の非反転出力
端Ｑが２進数００１１となる。しかし、アンドゲート５
４の出力が高レベルに遷移し、図１０（Ｄ）に示す如く
Ｔフリップフロップ６４の出力が低レベルになるので、
ラッチ回路４１〜４４の非反転出力端Ｑが直ちに２進数
０００１となり、これによりアンドゲート５４の出力が
低レベルに遷移し、最初の初期リセットの際の動作と同
一の動作が行われる。したがって、ラッチ回路４１〜４
４の非反転出力端Ｑが直ちに２進数１００１となり、リ
ングカウンタの出力Ｑ１Ｑ２Ｑ３は２進数１００となる
。すなわち、クロックＣＬＫのレベルが３回反転すると
、自動的に初期リセットされる。

【００７０】以下、上記（３）〜（５）の動作を繰返す
。

【００７１】なお、本発明には他にも種々の変形例が含
まれる。例えば、アンドゲート５１〜５４の代わりにナ
ンドゲートを用いてもよい。また、ラッチ回路４１〜４
４の各々について、データ入力端Ｄと非反転出力端Ｑの
論理値が０１又は１０の時に１を出力するデコード回路
をアンドゲート５１〜５４の代りに用いてもよい。また
、第６及び７実施例を第２〜５実施例の考え方と組合わ
せた変形例も本発明に含まれることは勿論である。

【００７２】

【発明の効果】以上説明した如く、本発明に係るリング
カウンタでは、ラッチ回路を用いてシフトレジスタを構
成し、これに簡単なデコード回路を付加し、出力ビット
数が奇数の場合にはさらに、素子数が該ラッチ回路の段
数によらない簡単なリセット回路を付加してリングカウ
ンタを構成しており、ラッチ回路はフリップフロップの
約半分の素子数で構成されるので、リングカウンタの回
路規模を従来よりも大幅に小さくすることができるとい
う効果を奏し、半導体集積回路の実質的な高集積化、チ
ップ面積の縮小化に寄与するところが大きい。

【００７３】ラッチ回路の出力端をマルチエミッタトラ
ンジスタのエミッタとし、デコード回路を、ワイヤード
オアを作成するために隣合うラッチ回路の該エミッタを
結線した回路とすれば、又は、ラッチ回路の出力端をマ
ルチコレクタトランジスタのコレクタとし、デコード回
路を、ワイヤードアンドを作成するために隣合うラッチ
回路の該コレクタを結線した回路とすれば、リングカウ
ンタの回路規模がさらに小さくなる。

【図面の簡単な説明】

【図１】第１実施例のリングカウンタの回路図である。

【図２】図１の回路のタイミングチャートである。

【図３】第２実施例のリングカウンタの回路図である。

【図４】第３実施例のリングカウンタの回路図である。

【図５】第４実施例のリングカウンタの回路図である。

【図６】第５実施例のリングカウンタの回路図である。

【図７】第６実施例のリングカウンタの回路図である。

【図８】図７の回路のタイミングチャートである。

【図９】第７実施例のリングカウンタの回路図である。

【図１０】図９の回路のタイミングチャートである。

【図１１】従来のリングカウンタの回路図である。

【図１２】マスタスレーブ型Ｄフリップフロップの回路
図である。

【図１３】図１２の回路を構成するラッチ回路の図であ
る。

【符号の説明】

２１、２２、４１〜４４、４１Ａ〜４４Ａ、４１Ｂ〜４
４Ｂ　　ラッチ回路 ２３　　インバータ ３１〜３４　　ナンドゲート ５１〜５４、５５　　アンドゲート ６１、６４　　Ｔフリップフロップ ６２　　ノアゲート ６３　　イクスクルーシブオアゲート ＣＫ　　クロック入力端 Ｄ　　データ入力端 Ｑ　　非反転出力端 ＣＬＲ　　クリア信号入力端 ＰＲ　　プリセット信号入力端

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　偶数段のラッチ回路（４１〜４４、４
   １Ａ〜４４Ａ、４１Ｂ〜４４Ｂ）が環状に縦続接続され
   、隣合う該ラッチ回路の一方がスルー状態となり他方が
   ホールド状態となるようにクロック（ＣＬＫ、ＣＬＫＸ
   ）が入力されるシフトレジスタと、隣合う該ラッチ回路
   の出力値が入力されて１ビットを出力するデコード回路
   が該偶数設けられた該デコード回路（５１〜５４）とを
   有し、初期状態にするために各該ラッチ回路のプリセッ
   ト信号入力端（ＲＲ）又はクリア信号入力端（ＣＬＲ）
   にリセット信号（ＲＳＴＸ）が供給され、該偶数のデコ
   ード回路の出力は１ビットだけが他のビットと反転して
   おり、該クロックで該反転ビットが遷移していくことを
   特徴とするリングカウンタ。
2. 【請求項２】　　前記デコード回路は、隣合う前記ラッ
   チ回路の出力値が供給されるアンドゲート（５１〜５４
   ）であることを特徴とする請求項１記載のリングカウン
   タ。
3. 【請求項３】　　前記ラッチ回路（４１Ａ〜４４Ａ）は
   、出力端がマルチエミッタトランジスタのエミッタであ
   り、前記デコード回路は、ワイヤードオアを作成するた
   めに隣合う該ラッチ回路の該エミッタを結線した回路で
   あることを特徴とする請求項１記載のリングカウンタ。
4. 【請求項４】　　前記ラッチ回路（４１Ｂ〜４４Ｂ）は
   、出力端がマルチコレクタトランジスタのコレクタであ
   り、前記デコード回路は、ワイヤードアンドを作成する
   ために隣合う該ラッチ回路の該コレクタを結線した回路
   であることを特徴とする請求項１記載のリングカウンタ
   。
5. 【請求項５】　　偶数ｎ段のラッチ回路（４１〜４４）
   が縦続接続され、隣合う該ラッチ回路の一方がスルー状
   態となり他方がホールド状態となるようにクロック（Ｃ
   ＬＫ）が入力されるシフトレジスタと、隣合う該ラッチ
   回路の出力値が入力されて１ビットを出力するデコード
   回路が該偶数設けられた該デコード回路（５１〜５４）
   と、第２〜ｎ−１段の各該ラッチ回路の非反転出力又は
   反転出力の一方の出力が同一値のときに、第１段の該ラ
   ッチ回路の入力端に該同一値と反対の値を供給する自動
   リセット回路（５５）とを有し、該偶数のデコード回路
   の出力は１ビットだけが他のビットと反転しており、該
   クロックで該反転ビットが遷移していくことを特徴とす
   るリングカウンタ。
6. 【請求項６】　　偶数段のラッチ回路（４１〜４４）が
   環状に縦続接続され、隣合う該ラッチ回路の一方がスル
   ー状態となり他方がホールド状態となるようにクロック
   （ＣＬＫ）が入力されるシフトレジスタと、隣合う該ラ
   ッチ回路の出力値が入力されて１ビットを出力するデコ
   ード回路が該偶数より１つ少ない奇数設けられた該デコ
   ード回路（５１〜５３）と、外部からリセット信号（Ｒ
   ＳＴ）が入力され、又は、ある１つの該ラッチに対する
   該論理回路の出力が該特定値になった場合に、各該ラッ
   チ回路のプリセット信号入力端（ＰＲ）又はクリア信号
   入力端（ＣＬＲ）にリセット信号を供給し、同時に該ク
   ロックのレベルを反転させた後元に戻して、該デコード
   回路の出力を初期状態にするリセット回路（５４、６１
   〜６４）とを有し、該奇数のデコード回路の出力は１ビ
   ットだけが他のビットと反転しており、該クロックで該
   反転ビットが遷移していくことを特徴とするリングカウ
   ンタ。ることを特徴とするリングカウンタ。
7. 【請求項７】　　前記シフトレジスタは、クロック入力
   端が高レベルでスルー状態となるラッチ回路とクロック
   入力端が低レベルでスルー状態となるラッチ回路とが交
   互に縦続接続され、各該クロック入力端に単相クロック
   が入力されることを特徴とする請求項１乃至６のいずれ
   か１つに記載のリングカウンタ。
8. 【請求項８】　　前記シフトレジスタは、互いに同一構
   成のラッチ回路が縦続接続され、隣合う該ラッチ回路の
   クロック入力端に互いに逆相のクロックが入力されるこ
   とを特徴とする請求項１乃至６のいずれか１つに記載の
   リングカウンタ。