JPH0476715A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0476715A JPH0476715A JP19115990A JP19115990A JPH0476715A JP H0476715 A JPH0476715 A JP H0476715A JP 19115990 A JP19115990 A JP 19115990A JP 19115990 A JP19115990 A JP 19115990A JP H0476715 A JPH0476715 A JP H0476715A
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- 230000003321 amplification Effects 0.000 abstract description 8
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 8
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 101150010139 inip gene Proteins 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
の
本発明はバイポーラＩＣの電源や、電圧レギュレータ，
ＡＣ／ＤＣコンバータ、コンパレータ等において、
基準電圧を供給する基準電圧発生回路に関するものであ
る。
ＡＣ／ＤＣコンバータ、コンパレータ等において、
基準電圧を供給する基準電圧発生回路に関するものであ
る。
盗』習Σ改董一
第４図は従来の基準電圧発生回路１を採用した電圧レギ
ュレータを示しており、ここで基準電圧発生回路１はコ
レクタが抵抗Ｒｃｌを介して入力電圧ライン２に接続さ
れエミッタが抵抗Ｒ２を介して接地点に接続された第１
トランジスタＴＩと、同じくコレクタが抵抗Ｒｃ２を介
して入力電圧ライン２に接続されエミッタが抵抗Ｒ１を
介して第１トランジスタＴ１のエミッタに接続された第
２トランジスタＴ２とから成り、それらの第１、第２ト
ランジスタＴＩ、Ｔ２のベースは互いに接続され、抵抗
Ｒ３，Ｒ４の接続中点（ａ）に結合されている。そして
、基準電圧Ｖｒｅｆはこのベースと接地点との間に生じ
る。第２トランジスタＴ２のエミッタ面積は第１トラン
ジスタＴ１のエミッタ面積に比し８倍に選ばれている。
ュレータを示しており、ここで基準電圧発生回路１はコ
レクタが抵抗Ｒｃｌを介して入力電圧ライン２に接続さ
れエミッタが抵抗Ｒ２を介して接地点に接続された第１
トランジスタＴＩと、同じくコレクタが抵抗Ｒｃ２を介
して入力電圧ライン２に接続されエミッタが抵抗Ｒ１を
介して第１トランジスタＴ１のエミッタに接続された第
２トランジスタＴ２とから成り、それらの第１、第２ト
ランジスタＴＩ、Ｔ２のベースは互いに接続され、抵抗
Ｒ３，Ｒ４の接続中点（ａ）に結合されている。そして
、基準電圧Ｖｒｅｆはこのベースと接地点との間に生じ
る。第２トランジスタＴ２のエミッタ面積は第１トラン
ジスタＴ１のエミッタ面積に比し８倍に選ばれている。
前記第１、第２トランジスタＴＩ、 Ｔ２のコレクタ出
力は演算増幅器３の非反転入力端（＋）と反転入力端（
−）に供給される。そして、この演算増幅器３の出力は
トランジスタＴＯのベースに与えられ、レギュレータと
しての出力Ｖｏはそのエミッタから取り出される。今、
第１、第２トランジスタＴＩ、 Ｔ２のコレクタ電流を
それぞれＩｃ＋、■ｃ２とし、各トランジスタに流れる
エミッタ電流を、 ｒ Ｅ”’； Ｉ Ｃ＋ ＋ Ｉ Ｃ２・・・・・（１
）とすると、各トランジスタＴｌ、Ｔ２のベース・エミ
ッタ間導通電圧Ｖ［ｌＥｌ、ＶＢＥ２はそれぞれＶｓａ
＋＝ｋＴ／ ｑ−１ｎＩ Ｅ／ Ｉ ｓ＋・・・・（２
）ＶａＥ２＝ｋＴ／ ｑ−１ｎＩ Ｅ／ Ｉ ｓ２＝・
・（３）となる。ただし、ｋはボルツマン定数、ｑは電
荷、Ｉ Ｓｌ、Ｉ ８２はそれぞれトランジスタＴＩ、
Ｔ２の逆方向飽和電流である。第１、第２トランジスタ
Ｔｌ、Ｔ２の■８ε、とＶ ＢＦ２間の差ΔＶ ［Ｉ
Ｅは、（２）、 （３）式よりΔＶｓｌ：＝ｋＴ／ ｑ
−１ｎｌｌ：／ Ｉ ＳＥ ｋＴ／ ｑ ・ＩｎＩｐ
／■、２ ｋＴ／ ｑ・Ｉｎ Ｉ ｓ２／ Ｉ ｓ＋・・・’・（
４）ここで、第２トランジスタＴ２のエミッタ面積は第
１トランジスタＴ１のそれに対し８倍に選ばれているの
で、 Ｉ Ｓ２＝ ８ Ｉ ｓ＋ である。それ故、（４）式は ΔＶａε＝ｋＴ／ ｑ ・ｌｎ８ ・・・・・（５）と
なる。ｋＴ／ｑは２５．９ｍＶであるから、結局（５）
式％式％ となる。尚、このΔＶＢＥはｋＴ／ｑが正の温度係数を
もっていることから同じように正の温度係数をもつこと
になる。
力は演算増幅器３の非反転入力端（＋）と反転入力端（
−）に供給される。そして、この演算増幅器３の出力は
トランジスタＴＯのベースに与えられ、レギュレータと
しての出力Ｖｏはそのエミッタから取り出される。今、
第１、第２トランジスタＴＩ、 Ｔ２のコレクタ電流を
それぞれＩｃ＋、■ｃ２とし、各トランジスタに流れる
エミッタ電流を、 ｒ Ｅ”’； Ｉ Ｃ＋ ＋ Ｉ Ｃ２・・・・・（１
）とすると、各トランジスタＴｌ、Ｔ２のベース・エミ
ッタ間導通電圧Ｖ［ｌＥｌ、ＶＢＥ２はそれぞれＶｓａ
＋＝ｋＴ／ ｑ−１ｎＩ Ｅ／ Ｉ ｓ＋・・・・（２
）ＶａＥ２＝ｋＴ／ ｑ−１ｎＩ Ｅ／ Ｉ ｓ２＝・
・（３）となる。ただし、ｋはボルツマン定数、ｑは電
荷、Ｉ Ｓｌ、Ｉ ８２はそれぞれトランジスタＴＩ、
Ｔ２の逆方向飽和電流である。第１、第２トランジスタ
Ｔｌ、Ｔ２の■８ε、とＶ ＢＦ２間の差ΔＶ ［Ｉ
Ｅは、（２）、 （３）式よりΔＶｓｌ：＝ｋＴ／ ｑ
−１ｎｌｌ：／ Ｉ ＳＥ ｋＴ／ ｑ ・ＩｎＩｐ
／■、２ ｋＴ／ ｑ・Ｉｎ Ｉ ｓ２／ Ｉ ｓ＋・・・’・（
４）ここで、第２トランジスタＴ２のエミッタ面積は第
１トランジスタＴ１のそれに対し８倍に選ばれているの
で、 Ｉ Ｓ２＝ ８ Ｉ ｓ＋ である。それ故、（４）式は ΔＶａε＝ｋＴ／ ｑ ・ｌｎ８ ・・・・・（５）と
なる。ｋＴ／ｑは２５．９ｍＶであるから、結局（５）
式％式％ となる。尚、このΔＶＢＥはｋＴ／ｑが正の温度係数を
もっていることから同じように正の温度係数をもつこと
になる。
一方、基準電圧ＶＲＥＦは、
ＶＲＥＦ＝Ｖ［ｌＥＩ＋ ２ Ｉ Ｅ ′ Ｒ２＝
Ｖ ［ｌＥｌ ＋ ２ Ｒ２／ Ｒ＋ ’ △ｖＢＥ・
・・（６）となる。ここで、（６）式の第１項ＶＢＥ＋
は負の温度係数をもっており、第２項の２Ｒ２／Ｒ，・
ΔＶ８Ｅは正の温度係数をもっている。従って、設計に
際してはＲ２／ Ｒ＋の比で正の温度係数を調整してＶ
ＲＥＦ全体の温度係数が零になるように調整している。
Ｖ ［ｌＥｌ ＋ ２ Ｒ２／ Ｒ＋ ’ △ｖＢＥ・
・・（６）となる。ここで、（６）式の第１項ＶＢＥ＋
は負の温度係数をもっており、第２項の２Ｒ２／Ｒ，・
ΔＶ８Ｅは正の温度係数をもっている。従って、設計に
際してはＲ２／ Ｒ＋の比で正の温度係数を調整してＶ
ＲＥＦ全体の温度係数が零になるように調整している。
が しよ と る
ところで、上述の第１、第２トランジスタＴＩ、 Ｔ２
の動作にはベース電流ＩＢが必要であり、このベース電
流工、は第１トランジスタＴ１のベース電流工８１と第
２トランジスタＴ２のベース電流ＩＱ２を加算した電流
値である。しかも、これらのベース電流Ｉ！ｌｌ、Ｉ＋
１２は、■。５、■。２をコレクタ電流とすると、 １ａ＋＝ｒ。＋ ／ ｈ ＦＥ Ｉ ８２ ＝ Ｉ Ｃ２／ ｈ ＦＥ となり、電流増幅率ｈＦＥに関与する。しかしながら、
この電流増幅率ｈＦＥはよく知られているように温度依
存性が非常に大きい。そのため、温度によって工θが大
きく変化する。特に低いｈｐＥで著しく温度変化を受け
るので、基準電圧ＶＲＥＦも変化し、結局レギュレータ
の出力Ｖ Ｏ（＝Ｒａ／ Ｒａ・Ｖ ＨＥＦ）が温度特
性に影響されるという問題を生じる。
の動作にはベース電流ＩＢが必要であり、このベース電
流工、は第１トランジスタＴ１のベース電流工８１と第
２トランジスタＴ２のベース電流ＩＱ２を加算した電流
値である。しかも、これらのベース電流Ｉ！ｌｌ、Ｉ＋
１２は、■。５、■。２をコレクタ電流とすると、 １ａ＋＝ｒ。＋ ／ ｈ ＦＥ Ｉ ８２ ＝ Ｉ Ｃ２／ ｈ ＦＥ となり、電流増幅率ｈＦＥに関与する。しかしながら、
この電流増幅率ｈＦＥはよく知られているように温度依
存性が非常に大きい。そのため、温度によって工θが大
きく変化する。特に低いｈｐＥで著しく温度変化を受け
るので、基準電圧ＶＲＥＦも変化し、結局レギュレータ
の出力Ｖ Ｏ（＝Ｒａ／ Ｒａ・Ｖ ＨＥＦ）が温度特
性に影響されるという問題を生じる。
本発明はこのような点に鑑みなされたものであって、ト
ランジスタの電流増幅率ｈＦＥの温度やバラツキによる
変動によって基準電圧が影響を受けないように工夫され
ている。
ランジスタの電流増幅率ｈＦＥの温度やバラツキによる
変動によって基準電圧が影響を受けないように工夫され
ている。
るための
上記目的を達成するため本発明では、エミッタを第１抵
抗を介して基準電位点に接続した第１トランジスタと、
エミッタを＃１２抵抗を介して前記第１トランジスタの
エミッタに接続した第２トランジスタとを備え、前記第
１、第２トランジスタの共通接続されたベースから基準
電圧を得るようにした基準電圧発生回路において、 前記第１トランジスタのコレクタ側に該第１トランジス
タと同一の第３トランジスタを接続するとともに、第２
トランジスタのコレクタに該第２トランジスタと同一の
第４トランジスタを接続し、且つ前記第３、第４トラン
ジスタのベースを共通接続し、前記第１、第２トランジ
スタのベースと前記第３、第４トランジスタのベースに
同一の電流を供給するベース電流供給手段を接続した構
成としている。
抗を介して基準電位点に接続した第１トランジスタと、
エミッタを＃１２抵抗を介して前記第１トランジスタの
エミッタに接続した第２トランジスタとを備え、前記第
１、第２トランジスタの共通接続されたベースから基準
電圧を得るようにした基準電圧発生回路において、 前記第１トランジスタのコレクタ側に該第１トランジス
タと同一の第３トランジスタを接続するとともに、第２
トランジスタのコレクタに該第２トランジスタと同一の
第４トランジスタを接続し、且つ前記第３、第４トラン
ジスタのベースを共通接続し、前記第１、第２トランジ
スタのベースと前記第３、第４トランジスタのベースに
同一の電流を供給するベース電流供給手段を接続した構
成としている。
その際、前記ベース電流供給手段を前記第３、第４トラ
ンジスタのベース側によって駆動されるカレントミラー
回路で構成し該カレントミラー回路の出力側を前記ｆｉ
ｌ、ｆＪ８２トランジスタのベスに接続するようにして
もよい。
ンジスタのベース側によって駆動されるカレントミラー
回路で構成し該カレントミラー回路の出力側を前記ｆｉ
ｌ、ｆＪ８２トランジスタのベスに接続するようにして
もよい。
作ニー月−
このような構成によると、第１トランジスタＴ１及び第
２トランジスタＴ２とそれぞれ同一の素子であるトラン
ジスタＴｌ’ 、 Ｔ２’は第１、第２トランジスタＴ
ｌ、 Ｔ２のコレクタの代わりとして動作し、Ｔ１”、
Ｔ２゛のベース電流はＴＩ、Ｔ２のベース電流と同一で
あるので、ベース電流の変動は自動的にキャンセルされ
るようになり、実質的に電流増幅率ｈＦＥの温度変動や
バラツキ等の影響を受けない。
２トランジスタＴ２とそれぞれ同一の素子であるトラン
ジスタＴｌ’ 、 Ｔ２’は第１、第２トランジスタＴ
ｌ、 Ｔ２のコレクタの代わりとして動作し、Ｔ１”、
Ｔ２゛のベース電流はＴＩ、Ｔ２のベース電流と同一で
あるので、ベース電流の変動は自動的にキャンセルされ
るようになり、実質的に電流増幅率ｈＦＥの温度変動や
バラツキ等の影響を受けない。
次１目引
以下、本発明の実施例を図面を参照しつつ説明する。
本発明を実施した第１図において、第４図の従来例と同
一部分には同一の符号を付して重複説明を省略する。本
実施例では第１、第２トランジスタＴｌ、 Ｔ２のコレ
クタ側に第１、第２トランジスタＴ１、Ｔ２と同一の第
３、第４トランジスタＴＩ’、Ｔ２’を図示のように接
続している。即ち、第３トランジスタＴＩ’のエミッタ
を第１トランジスタＴ１のコレクタに接続するとともに
第３トランジスタＴＩ’のコレクタを抵抗Ｒｃｌを介し
て入力電圧ライン２に接続し、一方、第４トランジスタ
Ｔ２’のエミッタを第２トランジスタＴ２のコレクタに
接続するとともに第４トランジスタＴ２’のコレクタを
抵抗Ｒｃ２を介して入力電圧ライン２に接続している。
一部分には同一の符号を付して重複説明を省略する。本
実施例では第１、第２トランジスタＴｌ、 Ｔ２のコレ
クタ側に第１、第２トランジスタＴ１、Ｔ２と同一の第
３、第４トランジスタＴＩ’、Ｔ２’を図示のように接
続している。即ち、第３トランジスタＴＩ’のエミッタ
を第１トランジスタＴ１のコレクタに接続するとともに
第３トランジスタＴＩ’のコレクタを抵抗Ｒｃｌを介し
て入力電圧ライン２に接続し、一方、第４トランジスタ
Ｔ２’のエミッタを第２トランジスタＴ２のコレクタに
接続するとともに第４トランジスタＴ２’のコレクタを
抵抗Ｒｃ２を介して入力電圧ライン２に接続している。
この第４トランジスタＴ２”のエミッタ面積は第２トラ
ンジスタＴ２のエミッタ面積と同様に第１、第３トラン
ジスタＴｌ、Ｔ１゛のエミッタ面積に対し、８倍の大き
さに選ばれている。第３、第４トランジスタＴｌ’、Ｔ
２”のベースは共通に接続され、カレントミラー回路４
の入力側に結合されている。このカレントミラー回路４
は一対のトランジスタＴ３． Ｔ４と抵抗Ｒ５，Ｒ６と
から成っており、その出力側、即ちトランジスタＴ４の
コレクタは第１、第２トランジスタＴＩ、Ｔ２のベース
に接続されている。
ンジスタＴ２のエミッタ面積と同様に第１、第３トラン
ジスタＴｌ、Ｔ１゛のエミッタ面積に対し、８倍の大き
さに選ばれている。第３、第４トランジスタＴｌ’、Ｔ
２”のベースは共通に接続され、カレントミラー回路４
の入力側に結合されている。このカレントミラー回路４
は一対のトランジスタＴ３． Ｔ４と抵抗Ｒ５，Ｒ６と
から成っており、その出力側、即ちトランジスタＴ４の
コレクタは第１、第２トランジスタＴＩ、Ｔ２のベース
に接続されている。
この回路では、第１、第２トランジスタＴＩ、Ｔ２に流
れる電流工、と、第３、第４トランジスタＴｌ’、Ｔ２
゛のベースに流れる電流ＩＢ＋ はＩｅ’＝Ｉｅであり
、且つカレントミラー回路４からより°が第１、第２ト
ランジスタＴｌ、Ｔ２のベース側へ与えられるため第１
、第２トランジスタＴｌ、 Ｔ２に対する入カインビダ
ンスＺｉｎが（１）となり、トランジスタの電流増幅率
ｈＦＥに影響されない基準電圧ＶＲＥＦが得られる。
れる電流工、と、第３、第４トランジスタＴｌ’、Ｔ２
゛のベースに流れる電流ＩＢ＋ はＩｅ’＝Ｉｅであり
、且つカレントミラー回路４からより°が第１、第２ト
ランジスタＴｌ、Ｔ２のベース側へ与えられるため第１
、第２トランジスタＴｌ、 Ｔ２に対する入カインビダ
ンスＺｉｎが（１）となり、トランジスタの電流増幅率
ｈＦＥに影響されない基準電圧ＶＲＥＦが得られる。
次に、第２図の実施例は第３、第４トランジスタＴ１′
、Ｔ２゛のコレゲタと入力電圧ライン２間に挿入される
抵抗Ｒｃｌ、 Ｒｃ２の代わりにカレントミラー回路５
を設けている点以外は第１図の実施例と同一である。
、Ｔ２゛のコレゲタと入力電圧ライン２間に挿入される
抵抗Ｒｃｌ、 Ｒｃ２の代わりにカレントミラー回路５
を設けている点以外は第１図の実施例と同一である。
また、第３図の実施例はカレントミラー回路６．７．８
によって前記第３、第４トランジスタＴ１′。
によって前記第３、第４トランジスタＴ１′。
Ｔ２゛のコレクタ側へ流れる電流Ｉｔ、Ｉ２を別経路へ
得るとともに、それらの電流差工、〜工２をトランジス
タＴ５．Ｔ６．コンデンサＣ１の帰還回路を介してトラ
ンジスタＴ７に帰還し、そのエミッタ電流を制御するよ
うにしている。この回路で入力電圧は端子１１に与えら
れ、出力電圧は端子１２から取り出される。尚、コンデ
ンサＣ１は発振防止のため位相調整コンデンサとして機
能する。
得るとともに、それらの電流差工、〜工２をトランジス
タＴ５．Ｔ６．コンデンサＣ１の帰還回路を介してトラ
ンジスタＴ７に帰還し、そのエミッタ電流を制御するよ
うにしている。この回路で入力電圧は端子１１に与えら
れ、出力電圧は端子１２から取り出される。尚、コンデ
ンサＣ１は発振防止のため位相調整コンデンサとして機
能する。
丑」１９Ｊか呆□
以上説明した通り、本発明によれば、第１トランジスタ
ＴＩ及び第２トランジスタＴ２とそれぞれ同一の素子で
ある第３、第４トランジスタＴ１′、Ｔ２゛は第１、第
２トランジスタＴＩ、Ｔ２のコレクタの代わりとして動
作し、第３、第４トランジスタＴＩ’、Ｔ２’のベース
電流は第１、第２トランジスタＴＩ、Ｔ２のベス電流と
同一であるので、ベース電流の変動は自動的にキャンセ
ルされるようになり、これら第１、第２トランジスタの
ベースと例えば接地点との間に生じる基準電圧が実質的
に電流増幅率ｈＦＥの温度変動やバラツキ等の影響を受
けないという効果がある。
ＴＩ及び第２トランジスタＴ２とそれぞれ同一の素子で
ある第３、第４トランジスタＴ１′、Ｔ２゛は第１、第
２トランジスタＴＩ、Ｔ２のコレクタの代わりとして動
作し、第３、第４トランジスタＴＩ’、Ｔ２’のベース
電流は第１、第２トランジスタＴＩ、Ｔ２のベス電流と
同一であるので、ベース電流の変動は自動的にキャンセ
ルされるようになり、これら第１、第２トランジスタの
ベースと例えば接地点との間に生じる基準電圧が実質的
に電流増幅率ｈＦＥの温度変動やバラツキ等の影響を受
けないという効果がある。
第１図は本発明を実施した基準電圧発生回路の回路図で
あり、第２図は第２の実施例の回路図、そして第３図は
第３の実施例の回路図である。第４図は従来例の回路図
である。 Ｔ１・・・第１トランジスタ、 Ｔ２・・・第２トランジスタ、 Ｔｌ’・・・第３トランジスタ、 Ｔ２°・・・第４トランジスタ。 Ｒ１・・・第２抵抗、 Ｒ２・・・第１抵抗、Ｖ
ＲＥＦ・・・基準電圧、 ２・・・入力電圧ライン、 ４・・・カレントミラー回路。
あり、第２図は第２の実施例の回路図、そして第３図は
第３の実施例の回路図である。第４図は従来例の回路図
である。 Ｔ１・・・第１トランジスタ、 Ｔ２・・・第２トランジスタ、 Ｔｌ’・・・第３トランジスタ、 Ｔ２°・・・第４トランジスタ。 Ｒ１・・・第２抵抗、 Ｒ２・・・第１抵抗、Ｖ
ＲＥＦ・・・基準電圧、 ２・・・入力電圧ライン、 ４・・・カレントミラー回路。
Claims (2)
- （１）エミッタを第１抵抗を介して基準電位点に接続し
た第１トランジスタと、エミッタを第２抵抗を介して前
記第１トランジスタのエミッタに接続した第２トランジ
スタとを備え、前記第１、第２トランジスタの共通接続
されたベースから基準電圧を得るようにした基準電圧発
生回路において、前記第１トランジスタのコレクタ側に
該第１トランジスタと同一の第３トランジスタを接続す
るとともに、第２トランジスタのコレクタに該第２トラ
ンジスタと同一の第４トランジスタを接続し、且つ前記
第３、第４トランジスタのベースを共通接続し、前記第
１、第２トランジスタのベースと前記第３、第４トラン
ジスタのベースに同一の電流を供給するベース電流供給
手段を接続したことを特徴とする基準電圧発生回路。 - （２）前記ベース電流供給手段は、前記第３、第４トラ
ンジスタのベース側によつて駆動されるカレントミラー
回路であり、該カレントミラー回路の出力側が前記第１
、第２トランジスタのベースに接続されていることを特
徴とする第１請求項に記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19115990A JP2695515B2 (ja) | 1990-07-19 | 1990-07-19 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19115990A JP2695515B2 (ja) | 1990-07-19 | 1990-07-19 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476715A true JPH0476715A (ja) | 1992-03-11 |
| JP2695515B2 JP2695515B2 (ja) | 1997-12-24 |
Family
ID=16269885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19115990A Expired - Fee Related JP2695515B2 (ja) | 1990-07-19 | 1990-07-19 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695515B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514225A (ja) * | 2003-12-09 | 2007-05-31 | アナログ・デバイシズ・インコーポレーテッド | 改良型バンドギャップ基準電圧 |
| JP4809340B2 (ja) * | 2004-06-30 | 2011-11-09 | アナログ・デバイシズ・インコーポレーテッド | 絶対温度に比例する電圧回路 |
| JP2018185642A (ja) * | 2017-04-26 | 2018-11-22 | サンケン電気株式会社 | 基準電圧生成回路 |
-
1990
- 1990-07-19 JP JP19115990A patent/JP2695515B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514225A (ja) * | 2003-12-09 | 2007-05-31 | アナログ・デバイシズ・インコーポレーテッド | 改良型バンドギャップ基準電圧 |
| JP4809340B2 (ja) * | 2004-06-30 | 2011-11-09 | アナログ・デバイシズ・インコーポレーテッド | 絶対温度に比例する電圧回路 |
| JP2018185642A (ja) * | 2017-04-26 | 2018-11-22 | サンケン電気株式会社 | 基準電圧生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695515B2 (ja) | 1997-12-24 |
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