JPH0476948A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0476948A JPH0476948A JP19172990A JP19172990A JPH0476948A JP H0476948 A JPH0476948 A JP H0476948A JP 19172990 A JP19172990 A JP 19172990A JP 19172990 A JP19172990 A JP 19172990A JP H0476948 A JPH0476948 A JP H0476948A
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- JP
- Japan
- Prior art keywords
- diffusion layer
- type
- impurity diffusion
- layer
- type diffusion
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に静電破壊防止用の入
力保護素子を有する半導体装置に関する。
力保護素子を有する半導体装置に関する。
従来の半導体装置は一般的に第２図に示すような等価回
路が用いられている。
路が用いられている。
この等価回路は拡散層抵抗Ｒと、拡散層抵抗Ｒと半導体
基板との間のＰＮ接合で形成するダイオードＤと、ゲー
トとソースが接地にドレインが抵抗Ｒの終端に接続され
たトランジスタＱにより構成されている。
基板との間のＰＮ接合で形成するダイオードＤと、ゲー
トとソースが接地にドレインが抵抗Ｒの終端に接続され
たトランジスタＱにより構成されている。
拡散層抵抗Ｒは、通常基板と反対導電型の不純物拡散層
で形成され、入力端子Ｐに加えられた入力パルス波形を
なまらせトランジスタＱが導通状態になった際に電流を
制限することと、ダイオードとして高電圧が加えられた
時にブレイクダウンして基板に電流を流す働きがある。
で形成され、入力端子Ｐに加えられた入力パルス波形を
なまらせトランジスタＱが導通状態になった際に電流を
制限することと、ダイオードとして高電圧が加えられた
時にブレイクダウンして基板に電流を流す働きがある。
トランジスタＱはパンチスルー素子でソース・トレイン
間に２０Ｖ前後の電圧が加えられると導通し入力電圧を
クランプする働きがある。
間に２０Ｖ前後の電圧が加えられると導通し入力電圧を
クランプする働きがある。
上述した従来の半導体装１は、Ｐ型半導体基板を用いる
場合、第２図に示すように拡散層抵抗ＲがＮチャネルＭ
Ｏ５ＦＥＴのソース及びドレインと同時に形成されるた
め高濃度のＮ型拡散層となる。拡散層抵抗Ｒと半導体基
板との間のＰＮ接合により形成されるダイオードＤのＰ
Ｎ接合耐圧は正の高電圧に対する静電耐圧を高めるため
には実用上問題がない範囲で低い方が望ましいが、半導
体基板が低濃度のためＰＮ接合耐圧は約１５Ｖと高い。
場合、第２図に示すように拡散層抵抗ＲがＮチャネルＭ
Ｏ５ＦＥＴのソース及びドレインと同時に形成されるた
め高濃度のＮ型拡散層となる。拡散層抵抗Ｒと半導体基
板との間のＰＮ接合により形成されるダイオードＤのＰ
Ｎ接合耐圧は正の高電圧に対する静電耐圧を高めるため
には実用上問題がない範囲で低い方が望ましいが、半導
体基板が低濃度のためＰＮ接合耐圧は約１５Ｖと高い。
また、負の入力電圧に対してダイオードＤのＰＮ接合は
、順方向となり、近傍の接地レベルのアルミニウム配線
とＮ型拡散層のコンタクト等から大量に電流が流れ込み
コンタクト部でアルミニウムスパイクを引き起こすこと
があるという問題点がある。
、順方向となり、近傍の接地レベルのアルミニウム配線
とＮ型拡散層のコンタクト等から大量に電流が流れ込み
コンタクト部でアルミニウムスパイクを引き起こすこと
があるという問題点がある。
また、第３図に示すように、入力端子に正の高電圧が加
えられた際、近傍の接地レベルのＮ型拡散層３から入力
端子に接続されたＮ型拡散層７に大量の電子が流れ込む
時、大部分の電子はＮ型拡散層７に抜けるが、一部の十
分に高いエネルギーを持った電子（ホットエレクトロン
）がＮ型拡散層７に接するフィールド酸化膜１１の障壁
を越えて入り込み、注入されたホットエレクトロンは、
フィールド酸化Ｍ１１中のトラップに捕獲され、その結
果、負電荷を発生し、その負電荷によって誘導された正
電荷がＮ型拡散層７の近傍の半導体基板１２中に発生し
てしまい、フィールド酸化膜１１中にホットエレクトロ
ンが入り込む前の空乏層領域１５は第４図に示すように
なっているが、ホットエレクトロンが入り込み、正電荷
が誘導されると、第５図に示すように、Ｎ型拡散層７と
フィールド酸化膜１１とが接する領域で形成される空乏
層幅が極めて小さくなり、Ｎ型拡散層７と半導体基板１
２間の耐圧が低下してしまう。したがってこの状態で通
常動作時に入力端子に静電圧が印加されると半導体基板
に洩れ電流が流れ半導体デバイスの信頼性を低下させる
という問題点がある。
えられた際、近傍の接地レベルのＮ型拡散層３から入力
端子に接続されたＮ型拡散層７に大量の電子が流れ込む
時、大部分の電子はＮ型拡散層７に抜けるが、一部の十
分に高いエネルギーを持った電子（ホットエレクトロン
）がＮ型拡散層７に接するフィールド酸化膜１１の障壁
を越えて入り込み、注入されたホットエレクトロンは、
フィールド酸化Ｍ１１中のトラップに捕獲され、その結
果、負電荷を発生し、その負電荷によって誘導された正
電荷がＮ型拡散層７の近傍の半導体基板１２中に発生し
てしまい、フィールド酸化膜１１中にホットエレクトロ
ンが入り込む前の空乏層領域１５は第４図に示すように
なっているが、ホットエレクトロンが入り込み、正電荷
が誘導されると、第５図に示すように、Ｎ型拡散層７と
フィールド酸化膜１１とが接する領域で形成される空乏
層幅が極めて小さくなり、Ｎ型拡散層７と半導体基板１
２間の耐圧が低下してしまう。したがってこの状態で通
常動作時に入力端子に静電圧が印加されると半導体基板
に洩れ電流が流れ半導体デバイスの信頼性を低下させる
という問題点がある。
本発明の半導体装置は、−導電型半導体基板の−主面に
設けて入力端子に接続した逆導電型の第１の不純物拡散
層と、前記第１の不純物拡散層の外周に接し且つ周囲を
囲んで設けた一導電型高濃度の第２の不純物拡散層と、
前記第２の不純物拡散層の外周に設けた厚いフィールド
酸化膜により第２の不純物拡散層と一定の距離を設けて
分離された環状の逆導電型のウェルと、前記ウェルの表
面に設けた逆導電型高濃度の第３の不純物拡散層とを有
することを特徴とする。
設けて入力端子に接続した逆導電型の第１の不純物拡散
層と、前記第１の不純物拡散層の外周に接し且つ周囲を
囲んで設けた一導電型高濃度の第２の不純物拡散層と、
前記第２の不純物拡散層の外周に設けた厚いフィールド
酸化膜により第２の不純物拡散層と一定の距離を設けて
分離された環状の逆導電型のウェルと、前記ウェルの表
面に設けた逆導電型高濃度の第３の不純物拡散層とを有
することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を示す模式的
平面図及びＡ−Ａ′線断面拡大図である。
平面図及びＡ−Ａ′線断面拡大図である。
第１図（ａ）、（ｂ）に示すように、Ｐ型シリコン基板
１２の上に入力端子８にコンタクトホール６を介して接
続されたＮ゛型型数散層７形成され、このＮ＋型型数散
層７接し、且つＮ＋型型数散層７周囲を取囲むようにＰ
型シリコン基板１２より高濃度のＰ＋型拡散層５が形成
されている。
１２の上に入力端子８にコンタクトホール６を介して接
続されたＮ゛型型数散層７形成され、このＮ＋型型数散
層７接し、且つＮ＋型型数散層７周囲を取囲むようにＰ
型シリコン基板１２より高濃度のＰ＋型拡散層５が形成
されている。
また、Ｐ＋型拡散層５の外周に設けた厚いフィールド酸
化［１１により一定の距離をおいて設けた環状のＮ型ウ
ェル４内の表面に接地レベルの配線１にコンタクトホー
ル２を介して接続されたＮ＋型型数散層３形成される。
化［１１により一定の距離をおいて設けた環状のＮ型ウ
ェル４内の表面に接地レベルの配線１にコンタクトホー
ル２を介して接続されたＮ＋型型数散層３形成される。
次に、本発明の動作について説明する。
入力端子８に正の高電圧が印加されるとＰ型シリコン基
板１２及びＰ＋型拡散層５とＮ＋型拡教層７のＰＮ接合
で形成されたダイオードにおいてＰ＋型拡散層５の不純
物濃度がＰ型シリコン基板の濃度より高いため、Ｎ＋型
型数散層７Ｐ＋型拡散層５の接合耐圧は低く、Ｎ＋型型
数散層７Ｐ型シリコン基板１２の接合より先にブレーク
ダウンして、接地レベルのＮ型ウェル４内のＮ＋型型数
散層３放射状に電流が流れる。
板１２及びＰ＋型拡散層５とＮ＋型拡教層７のＰＮ接合
で形成されたダイオードにおいてＰ＋型拡散層５の不純
物濃度がＰ型シリコン基板の濃度より高いため、Ｎ＋型
型数散層７Ｐ＋型拡散層５の接合耐圧は低く、Ｎ＋型型
数散層７Ｐ型シリコン基板１２の接合より先にブレーク
ダウンして、接地レベルのＮ型ウェル４内のＮ＋型型数
散層３放射状に電流が流れる。
次に、入力端子８に負の高電圧が印加されると、接地レ
ベルのＮ型ウェル４内のＮ＋＋不純物拡散層３から入力
端子８に電流が流れる０通常、接地レベルのＮ＋型型数
散層３けだと、Ｎ＋型型数散層７ら大量に注入された電
子は基板深く流れ、接地レベルのＮ′″型拡散拡散層３
り越して周囲のトランジスタ素子のＧＮＤ端まで到達し
てしまい、その周囲のトランジスタのＧＮＤ端から大量
の電流が流れてアルミニウムスパイクを起こしてしまう
が、本発明においては、接地レベルのＮ“型拡散層７が
Ｎ型ウェル４内にあり、大量の電子をほとんど接地レベ
ルのＮ型ウェル４で吸収できる。
ベルのＮ型ウェル４内のＮ＋＋不純物拡散層３から入力
端子８に電流が流れる０通常、接地レベルのＮ＋型型数
散層３けだと、Ｎ＋型型数散層７ら大量に注入された電
子は基板深く流れ、接地レベルのＮ′″型拡散拡散層３
り越して周囲のトランジスタ素子のＧＮＤ端まで到達し
てしまい、その周囲のトランジスタのＧＮＤ端から大量
の電流が流れてアルミニウムスパイクを起こしてしまう
が、本発明においては、接地レベルのＮ“型拡散層７が
Ｎ型ウェル４内にあり、大量の電子をほとんど接地レベ
ルのＮ型ウェル４で吸収できる。
以上説明した様に本発明は、入力端子に接続され且つ一
導電型の半導体基板に設けた逆導電型の第１の不純物拡
散層と、前記第１の不純物拡散層の外周に接し、且つ周
囲を囲むように設けた一導電型の高濃度の第２の不純物
拡散層と前記第２の不純物拡散層のまわりに設けたフィ
ールド酸化膜を介して設けた逆導電型のウェル内に逆導
電型高濃度の接地レベルの第３の不純物拡散層を設ける
ことによって、ＰＮ接合耐圧の低いダイオードを形成し
、しかも放射状にブレークダウンさせることによって入
力端子Ｉ＼の正の異常電圧に対して耐圧を向上させると
共に、近傍の接地レベルの不純物拡散層から入力端子に
接続された不純物拡散層に電子が流れ込む際、ホットエ
レクトロン注入現象が起こらないようにできるため、通
常動作時にも耐圧低下による漏れ電流が発生しないとい
う効果を有する。
導電型の半導体基板に設けた逆導電型の第１の不純物拡
散層と、前記第１の不純物拡散層の外周に接し、且つ周
囲を囲むように設けた一導電型の高濃度の第２の不純物
拡散層と前記第２の不純物拡散層のまわりに設けたフィ
ールド酸化膜を介して設けた逆導電型のウェル内に逆導
電型高濃度の接地レベルの第３の不純物拡散層を設ける
ことによって、ＰＮ接合耐圧の低いダイオードを形成し
、しかも放射状にブレークダウンさせることによって入
力端子Ｉ＼の正の異常電圧に対して耐圧を向上させると
共に、近傍の接地レベルの不純物拡散層から入力端子に
接続された不純物拡散層に電子が流れ込む際、ホットエ
レクトロン注入現象が起こらないようにできるため、通
常動作時にも耐圧低下による漏れ電流が発生しないとい
う効果を有する。
抜た、負の入力電圧に対しても、接地レベルの不純物拡
散層がウェル内にあるなめ、入力端子から大量に注入さ
れた電子をほとんど接地レベルのウェルで吸収すること
ができ、負の電圧に対する耐圧も向上することができる
という効果を有する。
散層がウェル内にあるなめ、入力端子から大量に注入さ
れた電子をほとんど接地レベルのウェルで吸収すること
ができ、負の電圧に対する耐圧も向上することができる
という効果を有する。
第１図＜ａ）、（ｂ）は本発明の一実施例を示す模式的
平面図及びＡ−Ａ’線断面拡大図、第２図は従来の半導
体装置の等価回路図、第３図は従来の半導体装置の部分
断面図、第４図及び第５図は従来の半導体装置の動作を
説明するための第３図のＢ部拡大図である。 １・・・配線、２・・・コンタクトホール、３・・Ｎ＋
型型数散層４・・Ｎ型ウェル、５・・・Ｐ゛型型数散層
６・・・コンタクトホール、７・・・Ｎ４型拡散層、８
・・・入力端子、１０・・・絶縁層、１１・・・フィー
ルド酸化膜、１２・・・Ｐ型シリコン基板、１３・・・
配線、１４・・・チャネルストッパ、１５・・・空乏層
領域。 第２図
平面図及びＡ−Ａ’線断面拡大図、第２図は従来の半導
体装置の等価回路図、第３図は従来の半導体装置の部分
断面図、第４図及び第５図は従来の半導体装置の動作を
説明するための第３図のＢ部拡大図である。 １・・・配線、２・・・コンタクトホール、３・・Ｎ＋
型型数散層４・・Ｎ型ウェル、５・・・Ｐ゛型型数散層
６・・・コンタクトホール、７・・・Ｎ４型拡散層、８
・・・入力端子、１０・・・絶縁層、１１・・・フィー
ルド酸化膜、１２・・・Ｐ型シリコン基板、１３・・・
配線、１４・・・チャネルストッパ、１５・・・空乏層
領域。 第２図
Claims (1)
- 一導電型半導体基板の一主面に設けて入力端子に接続
した逆導電型の第１の不純物拡散層と、前記第１の不純
物拡散層の外周に接し且つ周囲を囲んで設けた一導電型
高濃度の第２の不純物拡散層と、前記第２の不純物拡散
層の外周に設けた厚いフィールド酸化膜により第２の不
純物拡散層と一定の距離を設けて分離された環状の逆導
電型のウェルと、前記ウェルの表面に設けた逆導電型高
濃度の第３の不純物拡散層とを有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19172990A JPH0476948A (ja) | 1990-07-19 | 1990-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19172990A JPH0476948A (ja) | 1990-07-19 | 1990-07-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476948A true JPH0476948A (ja) | 1992-03-11 |
Family
ID=16279521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19172990A Pending JPH0476948A (ja) | 1990-07-19 | 1990-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158508A (ja) * | 2007-12-25 | 2009-07-16 | Renesas Technology Corp | 半導体装置 |
-
1990
- 1990-07-19 JP JP19172990A patent/JPH0476948A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158508A (ja) * | 2007-12-25 | 2009-07-16 | Renesas Technology Corp | 半導体装置 |
| US8669610B2 (en) | 2007-12-25 | 2014-03-11 | Renesas Electronics Corporation | Gate protection diode for high-frequency power amplifier |
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