JPH0477825A

JPH0477825A - 制御装置

Info

Publication number: JPH0477825A
Application number: JP2185829A
Authority: JP
Inventors: Akira Fukushima; 章福島; Yasuhiko Miki; 安彦三木
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1990-07-13
Filing date: 1990-07-13
Publication date: 1992-03-11
Anticipated expiration: 2012-11-05
Also published as: JP2673602B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、例えばレジスタ等の複数の制御対象を同時に
且つ高速に制御する制御装置に関し、特にメモリＬＳＩ
試験装置のアルゴリズミック・パターン発生器等に好適
な制御装置に関する。

［従来の技術］第５図は、メモリＬＳＩ試験装置の一例を示すブロック
図である。メモリＬＳＩ試験装置は、メモリＬ　Ｓ　Ｉ
であるＤＵＴ２０に対して、所定の試験パターン、即ち
、アドレスパターン及びデータパターンを与えて書込み
及び読出しを行い、書込みデータと読出しデータとの比
較照合を行うことにより試験を実行する。試験パターン
を発生するための試験プログラムは、記憶手段１０から
ホスト・コンピュータ１２を介してＲＡＭ１４に格納さ
れる。ＲＡ、Ｍ１４からアルゴリズミック・パターン発
生器（以下ＡＰＧという）１６に試験プログラムが与え
られることにより、ＡＰＧ１６からＩ１０装置１８を介
してＤＵＴ２０に試験パターン、が与えられる。これら
の制御は、ホスト・コンピュータ１２により行われる。

［発明が解決しようとする課題］近年、メモリＬＳＩの書込み及び読出し動作速度の向上
に伴って、試験速度の高速化、即ち、試験パターンの発
生速度を向上させることが要求されている。このために
は、Ａ、　Ｐ　Ｇの動作を制御する制御装置の動作速度
を高速化することが必要である。また、一般に、ＡＰＧ
では、クロックに同期して制御がなされるため、複数の
出力信号（アドレスやデータ）を同時に制御することと
、個々の制御に要する時間を同一にすることが要求され
る。従って、同時に行うべき複数の制御のうち、いくつ
かの制御だけを高速にすることや、ある時点での制御に
要する時間のみを短縮することは、Ａ、　Ｐ　Ｇの動作
速度の高速化には寄与しない。つまり、個々の制御を同
時に制御すると共に、全ての制御に要する時間を短縮す
ることが必要条件となる。

従って、本発明の目的は、上記条件を満たしてＡＰＧの
動作速度を高速化する制御装置を提供することにある。

［課題を解決するだめの手段］本発明の制御装置は、１個の制御対象と、命令に応じて
上記１個の制御対象のみを制御する制御手段とを含んで
なる制御単位を複数具えている。また、上記命令は、上
記制御対象の状態に関連する条件を示す条件部分と、上
記条件の判断結果の真及び偽に対応して行う制御の内容
を示す制御部分とを含んでいる。

［作用コ本発明の制御装置によれば、制御手段の全てに同時に上
記命令を与え、制御対象の全てに対する制御を同時に行
う。また、制御手段は、条件判断部分の条件の真偽を判
断し、判断結果に応じて、制御部分に示された真偽どち
らか一方に対応する制御を実行する。

［実施例］第２図は、本発明の制御装置を適用したメモリＬ　Ｓ　
Ｉ試験装置の構成図である。第５図に対応する部分には
同一符号を何している。試験プログラムを格納したＲＡ
Ｍ１．４Ａから命令がＡＰＧ１６Ａに与えられる。Ａ、
ＰＧ１６Ａには以下の各部が含まれている。即ち、ＤＵ
Ｔ　（メモリＬＳＩ）２０のＸ、　　Ｙ、　　及びＺア
ドレスを発生するＸアドレス発生部２２．Ｙアドレス発
生部２４．及びＺアドレス発生部２６、ＤＵＴ２０に書
き込むデータを発生するデータ発生部２８、ＤＵＴ２０
に与える制御信号（書込み信号や読出し信号）を発生す
る制御信号発生部３０である。ＡＰＧ１６で発生したア
ドレス、データ、及び制御信号は、Ｉ１０装置１８によ
り、ＤＵＴ２０に与えられる。また、Ｉ１０装置１８は
、ＤＵＴ２０からの読み出しデータと、書込みデータと
を比較する等の機能も有する。ホストコンピュータ１２
は、ＲＡ、Ｍ］、４Ａ、ＡＰＧ１６Ａ、及びＩ１０装置
１８に制御信号を与えてＤＵＴ２０に対する試験が適切
に実行されるように制御を行う。ＲＡＭ１．４ＡからＡ
ＰＧＩ６Ａには、各発生部２２〜３ｏに応じた命令が独
立して同時に与えられる。

第１図は、Ｘアドレス発生部２２の詳細な構成を示すブ
ロック図である。なお、Ｙ、　　Ｚアドレス発生部２４
．２６やデータ発生部２８についても、Ｘアドレス発生
部２２と同様な構成である。先ず、第１図に従って構成
を説明する。Ｘアドレス発生部２２には、３個のレジス
タ、即ち、Ａレジスタ４６、Ｃレジスタ５６．及びプロ
グラム・カウンタ（以下ＰＣという）６６がある。これ
らのレジスタに対して所定の制御２例えば、データのロ
ード、増分、シフト等を行うことにより、Ａレジスタ４
６に所望のデータを得る。このようにしてＸ。

Ｙ、　　Ｚアドレス発生部２２〜２６で得られたアドレ
ス・データを組み合わせて試験パターンを発生する。第
１図において、Ａレジスタ４６．Ｃレジスタ５６．及び
ＰＣ６６を制御するために、命令３２．３４．　　及び
３６は、夫々、同時にＸアドレス発生部２２に与えられ
る。これらの命令は、以下に説明する３つの要素を含ん
でいる。その第１要素は、制御対象の状態、即ち、レジ
スタ状態に関連する条件を示す条件部分である。この条
件とは、例えば、　［レジスタの保持する値が所定の定
数と等しいか」とか、　「所定の２個のレジスタの保持
する値が互いに等しいか」といった予め設定した条件で
ある。第２要素は、制御部分である。

即ち、第１要素で示した条件が成り立つ場合（真）に当
該レジスタに対して行うべき制御（操作ａ）を示す制御
部分と、上記条件が成り立たない場合（偽）に当該レジ
スタに対して行うべき制御（操作ｂ）を示す制御部分と
の２つの部分から構成される。第３要素は、当該レジス
タに与えるべきデータを示すデータ部分である。レジス
タ状態の条件の種類に相当する出力信号線を有した比較
器６８は、各レジスタ４６，５６．６６に保持される値
及び図示しない定数供給手段からの所定定数を受けて、
あるレジスタ状態が真であれば「１」を、偽であれば「
Ｏ」を上記条件に対応する出力信号線に出力する。従っ
て、条件に対応する出力信号線の出力を検出すれば、当
該条件の真偽が判断できる。第２図に示した、Ｘ、、　
　Ｙ、　　Ｚアドレス発生部２２，２４．２６及びデー
タ発生部２８間相互に必要なだけの出力信号線を接続す
ることにより、」二記発生部の夫々は、互いに、必要な
条件の真偽を判断できるようになっている。従って、選
択手段４０，５０．６０では、Ｘ、　　Ｙ、　　Ｚ７Ｆ
ｌ／スＩ生部及びデータ発生部における条件のうち必要
なものを選択できるようになっている。デコーダ３８は
、命令の第１要素（条件部分）を解読して、それが示す
条件に対応する出力信号線を選択手段４０で選択して信
号を得る。そして、それを選択手段４２に与える。選択
手段４２は、与えられた信号が「１」ならば操作ａを選
択し、　「０」ならば操作すを選択し、それをデコーダ
４４に与える。

デコーダ４４は、与えられた操作ａ又はｂに応じた制御
操作をＡレジスタ４６に対して行う。このとき、命令３
２のデータ部分はＡレジスタ４６に与えられている。そ
して、上記制御操作の結果、Ａレジスタ４６が保持する
値が比較器６８に与えられる。この値に応じて、比較器
６８は、レジスタ状態に応じた信号線の出ツノを「０」
又は「１」に設定する。Ａレジスタ４６及びそれを制御
する部分についてのみ説明したが、Ｃレジスタ５６及び
ＰＯ６６についても同様の動作が行われる。上記レジス
タ４６，５６．６６は、制御の対象となるので、これら
を制御対象と呼ぶ。また、この制御対象に対して制御を
行うものを制御手段と呼ぶ。

例えば、Ａレジスタ４６に対する制御手段４５は、デコ
ーダ３８，４４、選択手段４．０．４２からなる。同様
に、制御対象であるＣレジスタ５６及びＰＯ２６に対し
て、夫々、制御手段５５及び６５がある。

本発明の制御装置において第１に重要なことは、制御手
段が制御対象（レジスタ）１個のみを制御し、このよう
な制御対象及び制御手段とを含んでなる制御単位が複数
あることと共に、制御手段の全てに同時に命令を与え、
制御対象の夫々に対する制御を同時に行うことである。

これに対し、従来の制御装置では、１個の操作手段は、
それに与えられた命令のオペランド部分で指定された操
作対象を選択すると共に、上記命令のオペコード部分で
指定された操作を上記操作対象に行っていた。

このため、従来は、操作対象を選択するための選択手段
が必要であり、且つ、その選択のための動＝８− 作詩間を要していた。従って、本発明では、従来と違っ
て、制御対象を選択する選択手段及び動作時間が不要と
なることにより制御動作を高速化できる利点が生じる。

また、本発明で第２に重要なことは、制御手段に与える
命令が、制御対象の状態に関連する条件を示す条件部分
と、この条件判断の結果の真及び偽に対応して行う制御
の内容を示す制御部分とを含んでいることである。従っ
て、制御手段は、条件部分及び制御部分を同時にフェッ
チできるので、条件判断を行うと共に、その判断結果に
応じた制御を直ちに実行できる。これに対して、従来、
制御手段に与えられる条件分岐命令では、条件判断の結
果に応じてジャンプして、新たな命令をフェッチしなけ
ればならない。従って、フェッチのための動作時間を要
する欠点があった。また、条件分岐命令の結果、一方の
分岐では更に無条件分岐命令の実行が必要となり、他方
の分岐ではそれが必要なかった場合には、分岐以後に実
行される命令ステップ数に差が生ずる。換言すれば、条
件分岐の結果によって、制御動作の時間が変動するとい
う欠点がある。なお、従来の制御装置において、命令先
取り（ブリフェッチ）を行ったとしても、フェッチその
ものは必要であり、本発明と違って条件分岐命令に伴な
うフェッチ動作を取り除くことはできない。また、命令
先取りのためには、複雑なハードウェアが必要になると
いう欠点もある。

これに対して、本発明は、上述したように従来と違って
、条件分岐命令に伴うフェッチ動作が不要となることに
より動作時間を短縮することが可能となる。

第３図は、Ｘアドレス発生部２２に与えるプログラムの
一実施例を示す説明図である。図示するように、命令は
、条件部分、制御部分（操作ａ。

ｂ）、及びデータ部分からなっている。同一ステップに
おいては、全てのレジスタに対して、同時に制御が実行
されることに注意されたい。

なお、操作ａ及びｂの欄における命令を予め説明してお
く。

ＴＮＣ：　インクリメント（レジスタの内容を１増す）ＬＯＡＤ＋　ロード（レジスタにデータを格納する）ＤＥＣ：　デクリメント（レジスタの内容を１減する）ＮＯＰ：ノーオペレーション（何も処理しない）第３図
に示したプログラムは、次の動作を行う。

即ち、Ｘアドレスについて、書込みアドレスとしてＯ，
Ｉ、　　２．　３を順次出方した後、読出しアドレスと
して３．　２．　１．　　Ｏを順次出力する。以下に各
ステップ毎に詳細に説明する。

（ステップ１）ステップ１の命令の条件は、　「常に」であるため、操
作ａが無条件に行われる。ＰＯ２６をインクリメントす
る。Ａレジスタ４６に０をロードする。Ｃレジスタ５６
に３をロードする。

（ステップ２）ＰＯ６６に対する条件は、　「Ａレジスタ４６の内容が
Ｃレジスタ５６の内容に等しいが」である。

この条件が真ならばＰＯ２６をインクリメントし、＝１
１偽であれば何もしない。ＰＯ６６がインクリメントされ
ない限り、ステップ２が反復されることになる。Ａレジ
スタ４６に対する条件も、　「Ａレジスタ４６の内容が
Ｃレジスタ５６に等しいか」である。この条件が真なら
ば何もせず、偽ならばＡレジスタ４６をインクリメント
する。Ｃレジスタ５６に対する条件は、　「常に」であ
るため、操作ａが行われ、処理は何もされない。この結
果、ステップ２では、Ａレジスタの内容がＯから３まで
１づつ増加する。Ａレジスタの内容が３になった次の時
点で、ＰＯ６６がインクリメントされることによりステ
ップ３に処理が移る。

（ステップ３）ＰＯ６６に対する条件は、　「Ａレジスタ４６の内容が
Ｏか」である。この条件が真ならばＰＯ６６をインクリ
メントし、偽ならば何もしない。Ａレジスタ４６に対す
る条件も、　［Ａレジスタ４６の内容がＯか］である。

この条件が真ならば何も処理せず、偽ならばＡレジスタ
４６をデクリメントする。Ｃレジスタ５６に対する条件
は、　「常に」であるため、操作ａが行われ、処理は何
もなされない。この結果、ステップ３では、Ａレジスタ
の内容が３からＯまで１づつ減少する。Ａレジスタの内
容が０になった次の時点で、ＰＯ２６がインクリメント
されることによりステップ３の処理が終了し、次のステ
ップ（図示せず）に処理が移る。

第４図は、第３図のプログラムに対応するフローチャー
トである。このフローチャートでは、各ステップでの処
理が順次行われるように表示されているため、第３図の
処理を正確に表すものとはいえないが、処理内容を理解
するために参考までに示した。実際には、第３図で説明
したように、各ステップ内での処理は、夫々同時に実行
されていることに注意されたい。

上記実施例では、Ｘアドレスのみについて述べたが、Ｙ
、　　Ｚアドレスについても、全く同様に動作する。例
えば、Ｚアドレスを固定とし、Ｘ及びＹアドレスの両方
について第３図の処理を行えば、書込みアドレスとして
Ｘ及びＹアドレスを０〜３に１づつ増加させ、その後、
読出しアドレスとしてＸ及びＹアドレスを３〜０に１づ
つ減少させることができる。説明を簡単にするために、
上述の実施例は極めて単純なプログラムを示したが、実
際は、もっと複雑なパターンを生成するプログラムを実
行する。

なお、第１図に示した実施例の説明では、アドレス発生
部の夫々と、データ発生部とにＰＣを夫々具える構成と
なっている。従って、全てのアドレス発生部及びデータ
発生部を同時に制御するためには、全てのＰＣに対して
同じ命令を与える必要がある。しかし、実際には、　１
個のＰＣを全てのアドレス発生部及びデータ発生部で共
通に使用すればよく、この場合には、ＰＣを１側設けれ
ばよい。従って、アドレス発生部及びデータ発生部の構
成をより簡単にでき、且つ、制御手段に与える命令をよ
り短くできる。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。

［発明の効果］以上説明したように、本発明の制御装置によれば、制御
手段が１個の制御対象のみを制御すると共に、制御手段
の全てに同時に上記命令を与えることにより、制御対象
の全てに対する制御を同時に行う。従って、従来と違っ
て制御手段が制御対象を選択する動作が不要となるため
、動作を高速化できる。また、制御手段に与える命令が
、制御対象の状態に関連する条件を示す条件部分と、こ
の条件判断の結果の真偽に対応して行う制御部分とを含
んでいる。従って、制御手段は、条件判断及びそれに応
じた制御を直ちに実行できる。このため、従来と違って
、制御手段は、条件判断に伴って新たに命令をフェッチ
する必要がないため、動作時間を短縮できる利点がある
。

【図面の簡単な説明】

第１図は、本発明に関わる制御装置の一実施例における
Ｘアドレス発生部の詳細を示すブロック図、第２図は、
本発明の制御装置を適用したメモ１．５− リＬＳＩ試験装置の一実施例を示すブロック図、第３図
は、Ｘアドレス発生部に与えるプログラム例の説明図、
第４図は、第３図のプログラム例に対応するフローチャ
ート、第５図は、−船釣なメモリＬ　Ｓ　Ｉ試験装置の
構成を示すブロック図である。３２．３４，３６：命令４６．５６，６６：　制御対象（レジスタ）４５．５５
，６５：制御手段

Claims

【特許請求の範囲】

（１）１個の制御対象と、命令に応じて上記１個の制御
対象のみを制御する制御手段とを含んでなる制御単位を
複数具えた制御装置であって、上記制御手段の全てに同
時に上記命令を与え、上記制御対象の全てに対する制御
を同時に行うことを特徴とする制御装置。
（２）上記命令は、上記制御対象の状態に関連する条件
を示す条件部分と、上記条件の判断結果の真及び偽に対
応して行う制御の内容を示す制御部分とを含み、上記制
御手段は、上記条件部分の条件の真偽を判断し、判断結
果に応じて、上記制御部分に示された真偽どちらか一方
に対応する制御を実行することを特徴とする請求項１記
載の制御装置。