JPH0575985B2 - - Google Patents
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- JPH0575985B2 JPH0575985B2 JP58005361A JP536183A JPH0575985B2 JP H0575985 B2 JPH0575985 B2 JP H0575985B2 JP 58005361 A JP58005361 A JP 58005361A JP 536183 A JP536183 A JP 536183A JP H0575985 B2 JPH0575985 B2 JP H0575985B2
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- JP
- Japan
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- address
- instruction
- test
- order information
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- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、集積回路（IC，LSI），メモリ，マ
イクロコンピユータ等のデイジタル回路に論理試
験パターンを入力し、その論理出力の期待値パタ
ーンと合致するかどうかの比較試験を行い、被試
験回路の良否を判定する試験装置（例えば、ロジ
ツクテスタ，メモリテスタ）において、数多くの
試験パターンをも効率よく読出し・発生させうる
ためのパターン読出し試験装置に関するものであ
る。
イクロコンピユータ等のデイジタル回路に論理試
験パターンを入力し、その論理出力の期待値パタ
ーンと合致するかどうかの比較試験を行い、被試
験回路の良否を判定する試験装置（例えば、ロジ
ツクテスタ，メモリテスタ）において、数多くの
試験パターンをも効率よく読出し・発生させうる
ためのパターン読出し試験装置に関するものであ
る。
一般に、この種の試験装置においては、パター
ンメモリに格納されている試験パターンを何回も
繰り返して被試験回路に入力して試験が行われる
が、パターンメモリの有効活用をするため、試験
パターンとともに、その読出し順序を規定する順
序情報をパターンメモリに格納しておき、その順
序情報に従つて次に読み取すべきパターンメモリ
の番地を発生するようにしている。
ンメモリに格納されている試験パターンを何回も
繰り返して被試験回路に入力して試験が行われる
が、パターンメモリの有効活用をするため、試験
パターンとともに、その読出し順序を規定する順
序情報をパターンメモリに格納しておき、その順
序情報に従つて次に読み取すべきパターンメモリ
の番地を発生するようにしている。
以下、図面に従つて従来技術を更に説明する。
第１図は、従来の試験パターン読出し制御方式
の一例の方式構成図である。
の一例の方式構成図である。
まず、アドレスカウンタの値が＃０番地を指示
していたとすると、パターンメモリの＃０番地に
格納されている試験パターン“01010100”が読み
出されて被試験回路に与えられる。
していたとすると、パターンメモリの＃０番地に
格納されている試験パターン“01010100”が読み
出されて被試験回路に与えられる。
一方、制御部は、上記試験パターンの読出しと
ともに、対応する順序情報の読出し・解読を行
い、アドレスカウンタに当該動作指示を与える。
ともに、対応する順序情報の読出し・解読を行
い、アドレスカウンタに当該動作指示を与える。
第２図は、順序情報・動作内容の対応図であ
る。
る。
これによると、第１図の＃０番地は順序情報
「NOP」であるので、制御部は、アドレスカウン
タに対して単に＋１指示をする。
「NOP」であるので、制御部は、アドレスカウン
タに対して単に＋１指示をする。
これにより、次のサイクルでアドレスカウンタ
は＃１番地を指示し、そこに格納されている試験
パターン“00010100”とともに順序情報
「LOOP3回」が読み出される。
は＃１番地を指示し、そこに格納されている試験
パターン“00010100”とともに順序情報
「LOOP3回」が読み出される。
この順序情報「LOOP3回」は、順序情報
「LOOPEND」が読み出されるまでの順序情報の
区間を３回まで繰り返すことを意味している。
「LOOPEND」が読み出されるまでの順序情報の
区間を３回まで繰り返すことを意味している。
更に、制御部がアドレスカウンタに対して＋１
指示をすると、次のサイクルでアドレスは＃２番
地に更新され、その順序情報「SUB＃６番地」
に従つて＃６番地に分岐する。
指示をすると、次のサイクルでアドレスは＃２番
地に更新され、その順序情報「SUB＃６番地」
に従つて＃６番地に分岐する。
＃６番地は順序情報「NOP」となつているの
で、次のサイクルではアドレスが＃７番地に進め
られる。
で、次のサイクルではアドレスが＃７番地に進め
られる。
＃７番地では順序情報「RET」に従い、次の
サイクルでは＃３番地に復帰し、その順序情報
「LOOPEND」によつて再度ループの先頭アドレ
ス＃１番地に戻る。
サイクルでは＃３番地に復帰し、その順序情報
「LOOPEND」によつて再度ループの先頭アドレ
ス＃１番地に戻る。
以下、同様にして順序情報に従つてアドレスを
順次に更新し、そこに格納されている試験パター
ンの読出しを行うようにしている。
順次に更新し、そこに格納されている試験パター
ンの読出しを行うようにしている。
ところが、近年、被試験回路の高速化，複雑化
に伴ない、数多くの試験パターンの高速発生が厳
しく要求されている。
に伴ない、数多くの試験パターンの高速発生が厳
しく要求されている。
しかしながら、上述の従来方式では、順序情報
の読出し・解読、その結果に応じたアドレス指示
およびアドレス更新などを１サイクル内に行わな
ければならず、動作速度を上げるには順序情報の
メモリ速度を極めて高くすることが必要である。
の読出し・解読、その結果に応じたアドレス指示
およびアドレス更新などを１サイクル内に行わな
ければならず、動作速度を上げるには順序情報の
メモリ速度を極めて高くすることが必要である。
また、パターンメモリにおいて順序情報，試験
パターンが１対１で対応しているので、多数の試
験パターンを格納するには、それに応じた長大な
深さをもつた順序情報メモリ容量が必要となる。
パターンが１対１で対応しているので、多数の試
験パターンを格納するには、それに応じた長大な
深さをもつた順序情報メモリ容量が必要となる。
したがつて、上述のような従来方式は、高価な
高速メモリを多量に使用しなければならないので
装置価格が高くなるばかりでなく、現在、高速メ
モリは大容量のものがなく、多数の高速メモリを
実装しなければならないので、その配線による信
号遅延の問題も解決しなければならない。このよ
うに、従来方式では試験パターンの多数化と同発
生速度の高速化とが相反する条件となつており、
これらを同時に実現するのは困難であつた。
高速メモリを多量に使用しなければならないので
装置価格が高くなるばかりでなく、現在、高速メ
モリは大容量のものがなく、多数の高速メモリを
実装しなければならないので、その配線による信
号遅延の問題も解決しなければならない。このよ
うに、従来方式では試験パターンの多数化と同発
生速度の高速化とが相反する条件となつており、
これらを同時に実現するのは困難であつた。
本発明の目的は、上述した従来技術の欠点をな
くし、多数の試験パターンを効率よく高速に読出
し・発生せしめうる経済的なパターン読出し試験
装置を提供することにある。
くし、多数の試験パターンを効率よく高速に読出
し・発生せしめうる経済的なパターン読出し試験
装置を提供することにある。
本発明に係るパターン読出し試験装置の構成
は、各種の試験パターンおよび同読出しの順序情
報と、上記各試験パターンに対応する期待値パタ
ーンとを記憶しておき、上記順序情報に従つて当
該試験パターンを読み出して被試験回路に入力
し、これによる該被試験回路の出力と試験パター
ンに対応する期待値パターンとを比較して該被試
験回路の良否を判定する機能を有する試験装置に
おいて、上記各試験パターンを予め格納しておく
第１の記憶手段と、該第１の記憶手段の読出しア
ドレスを生成・指定する第１のアドレス指定手段
と、該第１のアドレス指定手段に対する制御内容
および次に実行すべき命令の格納箇所に関する命
令を含むプログラム命令を格納する第２の記憶手
段と、該第２の記憶手段に対してプログラム命令
の読み出しアドレスを指定する第２のアドレス指
定手段と、該第２の記憶手段より読出した命令が
ノーオペレーシヨンに相当する命令のとき、上記
第１のアドレス指定手段の指定するアドレスが、
該ノーオペレーシヨンに相当する命令により示さ
れるアドレス値に一致するまで上記第２のアドレ
ス指定手段の指定するアドレスを固定し、上記読
出したプログラム命令がノーオペレーシヨンに相
当する命令以外の命令のとき、上記第１および第
２のアドレス指定手段の指定するアドレスの更新
を同一クロツクサイクル内において行うように制
御・処理するものである。
は、各種の試験パターンおよび同読出しの順序情
報と、上記各試験パターンに対応する期待値パタ
ーンとを記憶しておき、上記順序情報に従つて当
該試験パターンを読み出して被試験回路に入力
し、これによる該被試験回路の出力と試験パター
ンに対応する期待値パターンとを比較して該被試
験回路の良否を判定する機能を有する試験装置に
おいて、上記各試験パターンを予め格納しておく
第１の記憶手段と、該第１の記憶手段の読出しア
ドレスを生成・指定する第１のアドレス指定手段
と、該第１のアドレス指定手段に対する制御内容
および次に実行すべき命令の格納箇所に関する命
令を含むプログラム命令を格納する第２の記憶手
段と、該第２の記憶手段に対してプログラム命令
の読み出しアドレスを指定する第２のアドレス指
定手段と、該第２の記憶手段より読出した命令が
ノーオペレーシヨンに相当する命令のとき、上記
第１のアドレス指定手段の指定するアドレスが、
該ノーオペレーシヨンに相当する命令により示さ
れるアドレス値に一致するまで上記第２のアドレ
ス指定手段の指定するアドレスを固定し、上記読
出したプログラム命令がノーオペレーシヨンに相
当する命令以外の命令のとき、上記第１および第
２のアドレス指定手段の指定するアドレスの更新
を同一クロツクサイクル内において行うように制
御・処理するものである。
なお、その補足説明をすれば次のとおりであ
る。
る。
前述の従来方式によれば、試験パターン格納用
のパターンメモリと、その読出し用の順序情報を
格納するメモリ（順序情報メモリ）とは、同一容
量（同一深さ）を持たなければならなかつた。
のパターンメモリと、その読出し用の順序情報を
格納するメモリ（順序情報メモリ）とは、同一容
量（同一深さ）を持たなければならなかつた。
ところが、上記順序情報は、大部分のものが無
効的な命令である順序情報「NOP」（第２図参
照）であるので、順序情報メモリ容量には無駄が
あつた。
効的な命令である順序情報「NOP」（第２図参
照）であるので、順序情報メモリ容量には無駄が
あつた。
そこで、本発明の方式においては、試験パター
ンの番地を次々と発生させるのに必要な情報だけ
を圧縮アドレス形の順序情報として順序情報メモ
リに記憶させておくようにする。
ンの番地を次々と発生させるのに必要な情報だけ
を圧縮アドレス形の順序情報として順序情報メモ
リに記憶させておくようにする。
これを第３図の圧縮アドレス形の順序情報の一
例のメモリ構成図で説明をする。
例のメモリ構成図で説明をする。
第３図ａは、従来方式に対するものであり、そ
の順序情報のアドレスは試験パターンのアドレス
と１対１で対応している。
の順序情報のアドレスは試験パターンのアドレス
と１対１で対応している。
これに対して、第３図ｂは、圧縮アドレス形の
ものであり、例えば連続する順序情報「NOP」
を単一の順序情報「NOP until〜」によつて代表
させている。
ものであり、例えば連続する順序情報「NOP」
を単一の順序情報「NOP until〜」によつて代表
させている。
したがつて、この圧縮アドレス形の順序情報の
メモリ容量が従来に比べて大幅に減少するので、
順序情報メモリは、小容量，高速のメモリを用
い、試験パターン格納用メモリと分離が可能とな
り、高速性とともに経済性も得られる。
メモリ容量が従来に比べて大幅に減少するので、
順序情報メモリは、小容量，高速のメモリを用
い、試験パターン格納用メモリと分離が可能とな
り、高速性とともに経済性も得られる。
以下、本発明の実施例を図に基づいて説明す
る。
る。
第４図は、本発明に係る試験パターン読出し制
御方式の一実施例の方式構成図である。
御方式の一実施例の方式構成図である。
ここで、１は、試験パターン格納（記憶）用の
パターンメモリ、２は、そのアドレス指示をする
アドレスカウンタ、３は、試験パターンの読出し
の順序情報を格納（記憶）する順序情報メモリ、
４は、そのアドレス指示をするプログラムカウン
タ、５は、読み出された順序情報に従つてアドレ
スカウンタ２，プログラムカウンタ４に対して各
制御信号を与え、またループ命令の際にはループ
カウンタ６に対して指示を与えるとともに、全体
の制御を司る制御部、７は、「NOT until〜」命
令の際に、そのオペランドとアドレスカウンタ２
の値とを比較し、一致していれば制御部５に対し
て一致信号を送る比較器、８は、全体の動作タイ
ミング用のクロツクを作り出すクロツク発生器、
９は、被試験回路である。
パターンメモリ、２は、そのアドレス指示をする
アドレスカウンタ、３は、試験パターンの読出し
の順序情報を格納（記憶）する順序情報メモリ、
４は、そのアドレス指示をするプログラムカウン
タ、５は、読み出された順序情報に従つてアドレ
スカウンタ２，プログラムカウンタ４に対して各
制御信号を与え、またループ命令の際にはループ
カウンタ６に対して指示を与えるとともに、全体
の制御を司る制御部、７は、「NOT until〜」命
令の際に、そのオペランドとアドレスカウンタ２
の値とを比較し、一致していれば制御部５に対し
て一致信号を送る比較器、８は、全体の動作タイ
ミング用のクロツクを作り出すクロツク発生器、
９は、被試験回路である。
第４図では、本方式の試験パターン，順序情報
ともに、一例として、その一部しか記載していな
いが、以下、その動作を第４図に記載されている
順序情報に従つて説明する。
ともに、一例として、その一部しか記載していな
いが、以下、その動作を第４図に記載されている
順序情報に従つて説明する。
まず、初期状態において、プログラムカウンタ
４とアドレスカウンタ２とが、ともに＃０番地を
指示していたとする。
４とアドレスカウンタ２とが、ともに＃０番地を
指示していたとする。
このとき、比較器７は、その順序情報「NOP
until〜」のオペランドである“２”とアドレス
カウンタ２の値である“０”とを比較して制御部
５に不一致を知らせる。
until〜」のオペランドである“２”とアドレス
カウンタ２の値である“０”とを比較して制御部
５に不一致を知らせる。
制御部５は、比較器７の出力が不一致を示して
いるので、プログラムカウンタ４に当該値を保持
するように指示するとともに、アドレスカウンタ
２に対してはカウントアツプするように指示す
る。
いるので、プログラムカウンタ４に当該値を保持
するように指示するとともに、アドレスカウンタ
２に対してはカウントアツプするように指示す
る。
この状態では、パターンメモリ１の＃０番地に
格納してあるパターンが試験パターン
（“10101001”）として読み出され、被試験回路９
に与えられる。
格納してあるパターンが試験パターン
（“10101001”）として読み出され、被試験回路９
に与えられる。
次のクロツクにより、プログラムカウンタ４
は、その値を変えずに＃０番地を指示したまま
で、アドレスカウンタ２は、カウントアツプして
＃１番地を指示する。
は、その値を変えずに＃０番地を指示したまま
で、アドレスカウンタ２は、カウントアツプして
＃１番地を指示する。
比較器７は、その順序情報「NOP unil〜」の
オペランドである“＃２”とアドレスカウンタ２
の値である“＃１”とを比較し、再び制御部５に
不一致を知らせる。
オペランドである“＃２”とアドレスカウンタ２
の値である“＃１”とを比較し、再び制御部５に
不一致を知らせる。
制御部５は、比較器７の出力が不一致を示して
いるので、プログラムカウンタ４に再び当該値を
保持するように指示するとともに、アドレスカウ
ンタ２に対してはカウントアツプを指示する。
いるので、プログラムカウンタ４に再び当該値を
保持するように指示するとともに、アドレスカウ
ンタ２に対してはカウントアツプを指示する。
これらの動作と並行してメモリ１の＃１番地か
ら試験パターン（“11001010”）が読み出される。
ら試験パターン（“11001010”）が読み出される。
更に、次のクロツクで、プログラムカウンタ４
は値を保持して＃０番地を指示したままである
が、アドレスカウンタ２はカウントアツプして
＃２番地を指示する。
は値を保持して＃０番地を指示したままである
が、アドレスカウンタ２はカウントアツプして
＃２番地を指示する。
再び、比較器１５は、上記オペランド“＃２”
とアドレスカウンタ２の値“＃２”とを比較し、
一致しているので一致信号を制御部５に送る。
とアドレスカウンタ２の値“＃２”とを比較し、
一致しているので一致信号を制御部５に送る。
制御部５は、その一致信号により、プログラム
カウンタ４にカウントアツプを指示するととも
に、アドレスカウンタ２にもカウントアツプを指
示する。
カウンタ４にカウントアツプを指示するととも
に、アドレスカウンタ２にもカウントアツプを指
示する。
これらと並行して試験パターン（“00011011”）
がパターンメモリ１の＃２番地から読み出され、
被試験回路９に与えられる。
がパターンメモリ１の＃２番地から読み出され、
被試験回路９に与えられる。
その次のクロツクでは、プログラムカウンタ４
は＃１番地を示し、アドレスカウンタ２は＃３番
地を指示することになる。
は＃１番地を示し、アドレスカウンタ２は＃３番
地を指示することになる。
制御部５は、その順序情報「LOOP」がルー
プ命令であることを認識すると、ループ回数オペ
ランドの“”をロードするようにループカウン
タ６に対して指示する。また、プログラムカウン
タ４にカウントアツプを指示するとともに、アド
レスカウンタ２にもカウントアツプを指示する。
プ命令であることを認識すると、ループ回数オペ
ランドの“”をロードするようにループカウン
タ６に対して指示する。また、プログラムカウン
タ４にカウントアツプを指示するとともに、アド
レスカウンタ２にもカウントアツプを指示する。
そのまた次のクロツクでは、プログラムカウン
タ４は＃２番地を指示し、アドレスカウンタ２は
＃４番地を指示することになる。以後、前述した
と同様に、アドレスカウンタ２の値が＃６番地を
指示するまでプログラムカウンタ４の値を＃２番
地のまま保持し、NOP動作（第２図参照）を繰
り返す。
タ４は＃２番地を指示し、アドレスカウンタ２は
＃４番地を指示することになる。以後、前述した
と同様に、アドレスカウンタ２の値が＃６番地を
指示するまでプログラムカウンタ４の値を＃２番
地のまま保持し、NOP動作（第２図参照）を繰
り返す。
アドレスカウンタ２の値が＃６番地を指示する
ようになると、これはNOP命令のオペランド
“＃６”と一致し、比較器７から一致信号が送出
されるので、制御器５の指示により、次のクロツ
クでプログラムカウンタ４は＃３番地を示し、ア
ドレスカウンタ２は＃７番地を示す。
ようになると、これはNOP命令のオペランド
“＃６”と一致し、比較器７から一致信号が送出
されるので、制御器５の指示により、次のクロツ
クでプログラムカウンタ４は＃３番地を示し、ア
ドレスカウンタ２は＃７番地を示す。
ここで、順序情報「LOOPEND」（ループ終了
命令）により、制御器５は、ループカウンタ６か
らのゼロ信号の検証をするが、この場合、ループ
カウンタ６のカウント結果が０でないので、ルー
プカウンタ６に対してはカウントダウンを指示
し、プログラムカウンタ４に対しては＃１番地の
ロードを指定し、またアドレスカウンタ２に対し
ては＃３番地のロードを指定し、次のクロツク
で、ループの先頭に分岐するようにする。
命令）により、制御器５は、ループカウンタ６か
らのゼロ信号の検証をするが、この場合、ループ
カウンタ６のカウント結果が０でないので、ルー
プカウンタ６に対してはカウントダウンを指示
し、プログラムカウンタ４に対しては＃１番地の
ロードを指定し、またアドレスカウンタ２に対し
ては＃３番地のロードを指定し、次のクロツク
で、ループの先頭に分岐するようにする。
この際、ループの先頭位置を示す＃１番地およ
び＃３番地というデータはループ終了命令がオペ
ランドとして持つていてもよいし、またはループ
命令があつた時点でプログラムカウンタ６の値と
アドレスカウンタ２の値とを制御部５で一時記憶
するようにしてもよい。これ以後、上述と同様の
動作を繰り返す。
び＃３番地というデータはループ終了命令がオペ
ランドとして持つていてもよいし、またはループ
命令があつた時点でプログラムカウンタ６の値と
アドレスカウンタ２の値とを制御部５で一時記憶
するようにしてもよい。これ以後、上述と同様の
動作を繰り返す。
このように、順序情報として圧縮アドレス形の
ものを格納した小容量の順序情報メモリ３を用い
ても、第３図ａに示す圧縮前の順序情報をそのま
ま実現することができるので、試験装置のハード
ウエア量を減少させ、その経済化とともに高速化
も可能となる。
ものを格納した小容量の順序情報メモリ３を用い
ても、第３図ａに示す圧縮前の順序情報をそのま
ま実現することができるので、試験装置のハード
ウエア量を減少させ、その経済化とともに高速化
も可能となる。
なお、このような試験パターン読出し制御方式
は、メモリテスタにおけるパターン発生のシーケ
ンス制御およびロジツクテスタにおけるパターン
発生にも利用することができるのは明らかであ
る。
は、メモリテスタにおけるパターン発生のシーケ
ンス制御およびロジツクテスタにおけるパターン
発生にも利用することができるのは明らかであ
る。
以上、詳述したように本発明によれば、試験パ
ターンの読出しの順序情報を通常の場合で従来の
数十分の一程度に圧縮することができ、高速性を
必要とされる順序情報メモリは小容量のものを使
用することが可能となるので、この種の試験装置
の効率化，高速化，経済化に顕著な効果が得られ
る。
ターンの読出しの順序情報を通常の場合で従来の
数十分の一程度に圧縮することができ、高速性を
必要とされる順序情報メモリは小容量のものを使
用することが可能となるので、この種の試験装置
の効率化，高速化，経済化に顕著な効果が得られ
る。
第１図は、従来のパターン読出し試験装置の一
例の方式構成図、第２図は、順序情報・動作内容
の対応図、第３図は、圧縮アドレス形の順序情報
の一例のメモリ構成図、第４図は、本発明に係る
パターン読出し試験装置の一実施例の方式構成図
である。 １……パターンメモリ、２……アドレスカウン
タ、３……順序情報メモリ、４……プログラムカ
ウンタ、５……制御部、６……ループカウンタ、
７……比較器、８……クロツク発生器、９……被
試験回路。
例の方式構成図、第２図は、順序情報・動作内容
の対応図、第３図は、圧縮アドレス形の順序情報
の一例のメモリ構成図、第４図は、本発明に係る
パターン読出し試験装置の一実施例の方式構成図
である。 １……パターンメモリ、２……アドレスカウン
タ、３……順序情報メモリ、４……プログラムカ
ウンタ、５……制御部、６……ループカウンタ、
７……比較器、８……クロツク発生器、９……被
試験回路。
Claims (1)
- １ 各種の試験パターンおよび同読出しの順序情
報と、上記各試験パターンに対応する期待値パタ
ーンとを記憶しておき、上記順序情報に従つて当
該試験パターンを読み出して被試験回路に入力
し、これによる該被試験回路の出力と試験パター
ンに対応する期待値パターンとを比較して該被試
験回路の良否を判定する機能を有する試験装置に
おいて、上記各試験パターンを予め格納しておく
第１の記憶手段と、該第１の記憶手段の読出しア
ドレスを生成・指定する第１のアドレス指定手段
と、該第１のアドレス指定手段に対する制御内容
および次に実行すべき命令の格納箇所に関する命
令を含むプログラム命令を格納する第２の記憶手
段と、該第２の記憶手段に対してプログラム命令
の読み出しアドレスを指定する第２のアドレス指
定手段と、該第２の記憶手段より読出した命令が
ノーオペレーシヨンに相当する命令のとき、上記
第１のアドレス指定手段の指定するアドレスが、
該ノーオペレーシヨンに相当する命令により示さ
れるアドレス値に一致するまで上記第２のアドレ
ス指定手段の指定するアドレスを固定し、上記読
出したプログラム命令がノーオペレーシヨンに相
当する命令以外の命令のとき、上記第１および第
２のアドレス指定手段の指定するアドレスの更新
を同一クロツクサイクル内において行うよう制御
する制御手段を有することを特徴とするパターン
読出し試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005361A JPS59132376A (ja) | 1983-01-18 | 1983-01-18 | パターン読出し試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005361A JPS59132376A (ja) | 1983-01-18 | 1983-01-18 | パターン読出し試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132376A JPS59132376A (ja) | 1984-07-30 |
| JPH0575985B2 true JPH0575985B2 (ja) | 1993-10-21 |
Family
ID=11609030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005361A Granted JPS59132376A (ja) | 1983-01-18 | 1983-01-18 | パターン読出し試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132376A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274280A (ja) * | 1985-05-30 | 1986-12-04 | Hitachi Electronics Eng Co Ltd | パタ−ン発生装置 |
| JPH0599985A (ja) * | 1991-10-08 | 1993-04-23 | Mitsubishi Electric Corp | 半導体試験装置のテストパターン発生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552967A (en) * | 1978-10-13 | 1980-04-17 | Advantest Corp | Pattern signal generator |
-
1983
- 1983-01-18 JP JP58005361A patent/JPS59132376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132376A (ja) | 1984-07-30 |
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