JPH0477855A - マイクロコンピュータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、マイクロコンピュータでなるコンピュータ回
路に関し、特に、該回路におけるマイクロコンピュータ
の暴走検出に関する。

〔従来の技術〕

この種の回路の従来の一例を第５図に示す。この回路で
は、マスクマイクロコンピコ、−夕１とスレーブマイク
ロコンピュータ２にデュアルポートＲＡＭ３が接続され
ている。以下、マイクロコンピュータをＣＰＵと称す。

ＣＰＵＩはＣＰＵ２に与えるデータ又は信号をＲＡＭ３
に書込み、ＣＰＵ２がこのデータ又は信号をＲＡＭ３よ
り読み出すことにより、ＣＰＵＩから２へのデータ又は
信号の転送が行われる１、また、その逆に、ＣＰ　Ｕ　
２はＣＰＵＩに与えるデータ又は信号をＲＡＭ３に書込
み、ＣＰ　Ｕ　１がこのデータ又は信号をＲＡＭ３より
読み出すことにより、ＣＰＵ２から１へのデータ又は信
号の転送が行われる。

すなわち、ＣＰ　Ｕ　１．　／　ＣＰ　Ｕ　２間の通信
は、ＲＡＭ３を介して行われる。

ＣＰＵＩおよび２の暴走検出のためにウォッチドッグタ
イマ４がある。ＣＰＵＩと２の、ウォッチドッグタイマ
４をリセット（再スタート−再トリガ）するためのリセ
ット信号は判定回路５に与。

えられる。判定回路５は、ＣＰ　ｔＪ　］および２から
のりセット信号がそれぞれ所定時間間隔内で到来してい
る間は、ウォッチドッグタイマ４に、その時限Ｔよりも
短い間隔で９セット信号を与えるので、ウォッチドッグ
タイマ４はタイムオーバ（時限Ｔの計時完了）をしない
。ＣＰＵＩ又は２がリセット信号を発生しなくなると、
又はリセット信号周期が所定時間間隔よりも長（なると
、判定回路５がウォッチドッグタイマ４にリセット信号
を与えず、又は与えるのが遅れて、ウォッチドッグタイ
マ４がタイムオーバしてコンピュータリセット信号を発
生しこれをＣＰＵＩおよび２のリセット人ツノ端Ｒ３Ｔ
に与える。ＣＰＵ１および２はこのりセット信号を受け
ると、電源投入直後の初期状態ど同様な状態に復帰し、
そこからプログラムの再実行を開始する。

従来回路のもう一つを第６図に示す。これにおいては、
ＣＰ　Ｕ　１にはウォッチドッグタイマ４゜が、またＣ
ＰＵ２にはウォッチドッグタイマ４゜が接続されており
、ＣＰ　ｔＪ　１およびＣＰ　Ｕ　２はそれぞれ、タイ
マ４．および４２に、それらの時限Ｔ１およびＴ２より
も短い時間間隔でリセット信号を与える。ＣＰＵＩがリ
セット信号を発しなくなると、あるいはリセット信号の
間隔がタイマ時限Ｔ、よりも長くなると、タイマ４．が
タイムオーバして、ノアゲート６を介してコンピュータ
リセット信号を発生しこれをＣＰ　ＩＪ　１および２の
リセソ）・入力端Ｒ３Ｔに与える。ＣＰＵ２がリセット
信号を発しなくなると、あるいはりセラー・信号の間隔
がタイマ時限Ｔ２よりも長くなると、タイマ４２がタイ
ムオーバして、ノアゲート６を介してコンピュータリセ
ット信号を発生しこれをＣＰＵＩおよび２のリセット入
力端Ｒ３Ｔに与える。。

」二連の従来例２例のいずれにおいても、ＣＰ　Ｕｌ又
は２が暴走によりタイマリセラＩ・信号を発生しなくな
ると、又はリセット信号の発生が遅れると、ＣＰＵＩお
よび２の両者が共にリセットされる。

〔発明が解決しようとする課題〕

第５図および第６図に示す前述の従来例では、ＣＰＵ１
．　　ＣＰＵ２が暴走してしまうと、当然ながらＣＰＵ
１．、ＣＰＵ２自身が暴走していることをメモリに保存
することはできず、ウォッチドッグタイマによリリセッ
トがかかってしまえば、リセット解除後に、これが電源
投入による動作スタトであるのか、暴走解除後の動作ス
タートであるのかを区別することはできない。暴走が発
生すると確かに暴走が継続することを防止するが、労使
用者の立場からみると突然システムがイニシャライズさ
れるといった現象となり、しかも何がおきたのか不明と
いうことになる。

本発明は、マイクロコンピュータに発生した暴走の事実
を検出することを目的とする。

〔課題を解決するための手段〕

本発明のマイクロコンピュータ回路は、時限開始より所
定時限Ｔ内に再スタート信号（タイマリセント信号）を
受けると時限動作を新たに開始し再スタート信号（タイ
マリセット信号）を受けないと該所定時限Ｔでタイムオ
ーバし、タイムオーバしたとき後記マイクロコンピュー
タ（＋）をリセットする第１リセット信号（コンピュー
タリセット信号）を与えるウォッチドッグタイマ（４）
；定常動作１月こ前記ウォッチドッグタイマ（４）に前
記再スタート信号（タイマリセット信号）を与え、前記
第１リセット信号（コンピュータリセット信号）および
後記第２リセット信号（パワーオンリセット信号）に応
答して自身をリセットするマイクロコンピュータ（１）
；電源投入時にマイクロコンピュータ（１）をリセット
する第２リセット信号（パワーオンリセット信号）を発
生する手段（１０）　；および、前記第１リセット信号
（コンピュータリセット信号）および前記第２リセット
信号（パワーオンリセット信号）のうちいずれによって
マイクロコンピュタ（＋）がリセットされたかを判別す
る判別手段（１，９）；を備える。

なお、カッコ内の記号は、図面に示し後述する実施例の
対応要素を示す。

〔作用〕

マイクロコンピュータ（１）が、リセツー・された場合
に判別手段（１，９）は、そのリセッＩ・がマイクロコ
ンピュータ（１）が暴走したためウォッチドッグタイマ
（４）が発生する第１リセット信号（コンピュータリセ
ット信号）により新たにリセットされたちのか、あるい
はマイクロコンピュータ（１）の電源投入時における第
２リセット信号（パワーオンリセット信号）によるもの
であるかを判別する。

よって、マイクロコンピュータ（１）が暴走したことが
わかるので、暴走からの復帰処理といった特別な処理を
行うことが可能となり、また使用者はマイクロコンピュ
ータ（１）が初期化された場合に、何が発生したのか戸
惑うことがない。

本発明の他の目的および特徴は、図面を参照した以下の
実施例の説明より明らかになろう。

〔実施例〕

第１図に本発明の一実施例を示す。この実施例は複写機
の制御回路であり、マスタＣＰＵＩ、スレーブＣＰＵ２
の構成をとっておりマスクＣＰＵ１に本発明を適用して
いる。マスタＣＰＵＩは、操作パネルを通じたマン／マ
シン　インターフェイスや複写モードの管理、複写シー
ケンスの設定等、複写機のシステムコントロールを行う
ものであり、スレーブＣＰＵ２は、マスタＣＰＵＩから
指示されたシーケンスの実行、複写プロセスの制御とい
った、いわゆるメカニズムコントロールを実行するもの
である。

マスタＣＰＵＩとスレーブＣＰＵ２は、通信手段として
デュアルポートＲＡＭ３を介して接続されている。マス
タＣＰＵＩがスレーブＣＰＵ２にデータ又は信号を与え
るときには、それをＲＡ、Ｍ３に書込み、スレーブＣＰ
Ｕ２がＲＡＭ３よりそれを読み取る。スレーブＣＰＵ２
がマスタＣＰＵ］にデータ又は信号を与えるときにはそ
れをＲＡＭ３に書込み、マスタＣＰＵＩがそれを読み取
る。

マスタＣＰＵＩにはウォッチドッグタイマ４が接続され
、マスタＣＰＵＩは、出力ポートを介してウォッチドッ
グタイマ４にタイマリセット信号を出力する。

ウォッチドッグタイマ４からコンピュータリセット信号
が出力され、その一方はノアゲート７を介してマスタＣ
ＰＵ１のリセット入ノＪ端Ｒ３Ｔに接続され、他方は、
更にノアゲート８を介してスレーブＣＰＵ２のリセット
入力端Ｒ３Ｔに接続されている。また、ノアゲー１−８
にはマスタＣＰＵ１のパラレルＩ１０の出カポ−Ｉ・よ
り出力されるスレープリ七ッＩ・信号が入ツノされてい
る。このため、ウォッチドッグタイマ４がタイムオーバ
すると、コンピュータリセット信号がマスタＣＰＵＩお
よびスレーブＣＰＵ２に加わりリセッＩ・がかかる他に
、マスタＣＰＵＩがソフト的にスレーブＣＰＵ２をリセ
ットする二とができる。スレーブＣＰＵ２だけの暴走時
にはマスタＣＰＵＩは正常に動作しているので暴走後の
復帰処理等も行うことができ、暴走が発生したことを使
用者や外部機器等に知らせることができるが、マスタＣ
ＰＵＩあるいはマスタＣＰＵＩおよびスレーブＣＰＵ２
の暴走時には、暴走を監視できないため暴走の発生を知
らせることはできない。

そこで本実施例では、ノアゲート７に電圧監視ＩＣ等を
利用したパワーオンリセット発生回路１０を接続し、ま
た、マスタＣＰＵＩにはＲＳフリップフロップ９を接続
している。

パワーオンリセット発生回路１０は、電源投入時にマス
タＣＰＵＩおよびスレーブＣＰＵ２をリセットする信号
（パワーオンリセット信号）を発生する。また、ＲＳフ
リップフロップ９の端子ＲはパワーオンリセラＩ・発生
回路１０に接続しているのでパワーオンリセット信号に
より電源投入時には必ずＲＳフリップフロップ９がリセ
ットされ、ａ点の出力はＬレベルとなる。また端子−百
一にはマスタＣＰＵＩがソフト的に操作可能な出力ポー
トに接続しているのでマスクＣＰＵＩのプログラムによ
ってＲＳフリップフロップ９はセットされる。

このような構成とすることにより、ＲＳフリップフロッ
プ９はソフト的にセットされ、またリセソトはパワーオ
ンリセット信号によってのみ可能となりウォッチドッグ
タイマ４が出力するりセット信号の影響は受けない。つ
まり、電源投入後のプログラムスタート時にはＲＳフリ
ップフロップ９はリセットされ、その後マスタＣＰＵＩ
のプログラムでＲＳフリップフロップ９を一旦セットシ
ておけば、ウォッチドッグタイマ４によりリセット信号
がマスタＣＰＵＩおよびスレーブＣＰＵ２に発生し、そ
の後プログラムがスター１−　してもＲＳフリップフロ
ップ９の状態はセットされたままである。よってマスタ
ＣＰ　Ｕ　１または、マスタＣＰＵＩおよびスレーブＣ
ＰＵ２が暴走してもＲ，Ｓフリップフロップ９の状態を
リセットすることはできないのでウォッチドッグタイマ
４によりリセットされたか否かを正しく記憶することが
できる。

この動作を第２図に示すタイミングチャートによって説
明する。なお、第２図におけるａ〜ｅの信号は、第１図
に示した各点ａ〜ｅに対応した出力信号を示す。

電源が投入され、電圧がある値まで上昇すると各素子は
動作可能の状態となる。信号ａは、パワオンリセラＩ・
発生回路１０により電圧が所定値に達してから時間ｔだ
１．ｔ　Ｌレベルを保持した後にＨレベルとなる。ＲＳ
フリップフロップ９は、電源電圧が動作可能値となった
時に信号ａによりＲ端子にＬレベルの信号が与えられる
ので、リセソＩ・されＲＳフリップフロップ９の出力信
号ｄは、Ｌレベルどなる（第１図の１点の信号がＬレベ
ルの時、パラレルＩ１０はその端子がハイインピダンス
どなり信号ＣはプルアップされているためＩ］レベルで
ある。よって信号ａがＬレベルの時、信号ＣはＨレベル
であるため端子Ｒ，ＳはともにＬレベルとはならずＲＳ
フリップフロップ９の状態は確定する）。一方、信号ａ
がＨレベルとなるとマスタＣＰＵＩはプログラム実行を
開始する。

この時、ＲＳフリップフロップ９はリセットされている
のでプログラムにより信号ｄを読むとＬレベルどなって
いる。

マスクＣＰＵＩは、プログラムにより信号ｅにパルスを
発生さぜ、そのエッヂでウォッチドッグタイマ４をリセ
ットする。このパルスが時間Ｔ以」二とぎれるとウォッ
チドッグタイマ４は、マスタＣＰＵＩおよびスレーブＣ
ＰＵ２にリセット信号を発生する。つまり、信号１〕を
所定時間Ｌレベルにした後に■ルベルとする。ここで信
号ｅのパルスの発生の周期をＴより短かくするようにマ
スタＣＰＵＩをプログラムすれば、ウォッチドッグタイ
マ４によりリセット信号が発生するのは、マスタＣＰＵ
Ｉがプログラムを実行していない、すなわち暴走してい
ることとなる（マスクＣＰＵＩまたは、マスタＣＰＵＩ
およびスレーブＣＰＵ２の暴走）。

暴走によりウォッチドッグタイマ４が信号すをＬレベル
にするとマスタＣＰＵＩおよびスレーブＣＰＵ２はリセ
ット状態どなるが、パワーオンリセラＩ・発生回路１０
は電圧低下があったわけではないのでパワーオンリセッ
ト信号を発生することなく信号ａはＨレベルのままであ
る。このとき、信号ｃ　Ｉｊ’、　Ｈレベルであるため
ＲＳフリップフロップ９の状態は信号すがＬレベルとな
る前の状態を保持する。

所定時間後、信号ｌ）はＨレベルとなリリセッＩ・状態
は解除されマスクＣＰ　ｔＪ　１はプログラムの実行を
開始する。この時、信号ｄを読むとりセットされる以前
のＲＳフリップフロップ９の状態がわかる。

よって、プログラム実行を開始したら信号ｄをチエツク
して、その後信号ＣをＬレベルとしてＴ＜　Ｓフリップ
フロップ９をセットするようにプログラミングすると、
電源投入時のパワーオンリセラ）・後は信号ｄのチエツ
クでＬレベルが読出され、ウォッチドッグタイマ４によ
るリセット後はＩ−ルベルが読出される。この判断によ
り暴走の有無が判明する。

第３図に、前述した暴走の検知に関するマスタＣＰＵＩ
の制御動作の概要を示す。パワーオンリセット後、ウォ
ッチドッグタイマ４によるリセット後のいずれにおいて
もプログラムは「スタート」から開始される。次に、出
カポ−）・に待機時に出力すべき信号を設定し内部レジ
スタ、タイマ、フラグ等を待機時のものに定めた後にく
ステップ１以下カツコ内ではステップという語を省略）
、信号ｄを読み取る（２）。この時、ステップ３で信号
ｄがＬレベルであれば、電源投入後であると判断し、ま
た信号ｄが１−］レベルであれば、ウォッチドッグタイ
マ４によるリセット後、すなわち暴走後であると判断す
る。そして、暴走後の時には必要な処理を行う（４）。

信号ｄのチエツクが終了したら信号Ｃに１パルスを出力
して（５〜７）、ＲＳフリップフロップ９をセットする
。よって、これ以降暴走してウォッチドッグタイマ４に
よるリセットが発生すればＲＳフリップフロップ９がセ
ットされているのでステップ２，３により暴走発生の判
別ができる。

〔発明の効果〕

以」二の通り本発明によれば、マイクロコンピュタ（１
）が暴走したことがわかるので、暴走からの復帰処理と
いった特別な処理を行うことが可能となり、また使用者
はマイクロコンピュータ（１）が初期化された場合に、
何が発生したのか戸惑うことがない。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示すブロック図で
ある。 第２図は、第１図に示す各点ａ　”　ｅの出力信号の関
係を示すタイムチャー１・である。 第３図は、第１図に示すマスクマイクロコンピュータ１
の制御動作の一部を示すフローチャートである。 第４図および第５図は、従来のマイクロコンピュータ回
路の構成概要を示すブロック図であるＩ：マスタマイク
ロコンピュータ （マイクロコンピュータ） ２ニスレープマイクロコンピコ、−タ ３デュアルポートＲＡ、Ｍ ４：ウォッチドッグタイマ（ウォッチドッグタイマ）５
：判定回路　　　　　　　　　６〜８ノアゲー）・９：
ＲＳフリップフロップ ＩＯパワ−オンリセラ１〜発生回路 （１，９判別手段）

Claims (1)

1. 【特許請求の範囲】 時限開始より所定時限Ｔ内に再スタート信号を受けると
   時限動作を新たに開始し再スタート信号を受けないと該
   所定時限Ｔでタイムオーバし、タイムオーバしたとき後
   記マイクロコンピュータをリセットする第１リセット信
   号を与えるウォッチドッグタイマ； 定常動作中に前記ウォッチドッグタイマに前記再スター
   ト信号を与え、前記第１リセット信号および後記第２リ
   セット信号に応答して自身をリセットするマイクロコン
   ピュータ；電源投入時にマイクロコンピュータをリセッ
   トする第２リセット信号を発生する手段；および、前記
   第１リセット信号および前記第２リセット信号のうちい
   ずれによってマイクロコンピュータがリセットされたか
   を判別する判別手段； を備えるマイクロコンピュータ回路。