JPH03244045A - マイクロコンピュータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスクマイクロコンピュータとスレーブマイ
クロコンピュータでなるコンピュータ回路に関し、特に
、該回路におけるマイクロコンピュータの暴走検出に関
する。

〔従来の技術〕

この種の回路の従来の一例を第５図に示す。この回路で
は、マスクマイクロコンピュータ】とスレーブマイクロ
コンピュータ２にデュアルポートＲＡＭ３が接続されて
いる。以下、マイクロコンピュータをＣＰＵと称す。Ｃ
ＰＵＩはＣＰＵ２に与えるデータ又は信号をＲＡＭ３に
書込み、ＣＰＵ２がこのデータ又は信号をＲＡＭ３より
読み出すことにより、ＣＰＵＩから２へのデータ又は信
号の転送が行なわれる。また、その逆に、ＣＰＵ２はＣ
ＰＵＩに与えるデータ又は信号をＲＡＭ３に書込み、Ｃ
ＰＵＩがこのデータ又は信号をＲＡＭ３より読み出すこ
とにより、ＣＰＵ２から１へのデータ又は信号の転送が
行なわれる。

すなわち、ＣＰＵＩ／ＣＰＵ２間の通信は、ＲＡＭ３を
介して行なわれる。

ＣＰＵＩおよび２の暴走検出のためにウォッチドッグタ
イマ４がある。ＣＰＵＩと２の、ウォッチドッグタイマ
４をリセット（再スター１−　＝再トリガ）するための
リセット信号は判定回路５に与えられる。判定回路５は
、ＣＰＵＩおよび２からのリセット信号がそれぞれ所定
時間間隔内で到来している間は、ウォッチドッグタイマ
４に、その時限Ｔよりも短い間隔でリセット信号を与え
るので、ウォッチドッグタイマ４はタイムオーバ（時限
Ｔの計時完了）をしない。ＣＰＵＩ又は２がリセット信
号を発生しなくなると、又はリセット信号周期が所定時
間間隔よりも長くなると、判定回路５がウォッチドッグ
タイマ４にリセット信号を与えず、又は与えるのが遅れ
て、ウォッチドッグタイマ４がタイムオーバしてコンピ
ュータリセット信号を発生しこれをＣＰＵＩおよび２の
リセット入力端Ｒ８Ｔ　（図中のオーバラインを文中で
はアンダーラインで示す）に与える。ＣＰＵＩおよび２
はこのリセット信号を受けると、電源投入直後の初期状
態と同様な状態に復帰し、そこからプログラムの再実行
を開始する。

従来回路のもう１つを第６図に示す。これにおいては、
ＣＰＵＩにはウォッチドッグタイマ４１が、またＣＰＵ
２にはウォッチドッグタイマ４２が接続されており、Ｃ
ＰＵＩおよびＣＰＵ２はそれぞれ、タイマ４１および４
２に、それらの時限Ｔ１およびＴ２よりも短い時間間隔
でリセット信号を与える。ＣＰＵＩがリセット信号を発
しなくなると、あるいはリセット信号の間隔がタイマ時
限Ｔ１よりも長くなると、タイマ４１がタイムオーバし
て、ノアゲート６を介してコンピュータリセット信号を
発生しこれをＣＰＵＩおよび２のリセット入力端Ｒ８Ｔ
に与える。ＣＰＵ２がリセット信号を発しなくなると、
あるいはリセット信号の間隔がタイマ時限Ｔ２よりも長
くなると、タイマ４２がタイムオーバして、ノアゲート
６を介してコンピュータリセット信号を発生しこれをＣ
ＰＵＩおよび２のリセット入力端Ｒ８Ｔに与える。

上述の従来例２例のいずれにおいても、ＣＰＵ１又は２
が暴走によりタイマリセット信号を発生しなくなると、
又はリセット信号の発生が遅れると、ＣＰＵＩおよび２
の両者が共にリセットされる。

第５図に示す例では、コンピュータの暴走検出のために
コンピュータ以外に判定回路５およびウォッチドッグタ
イマ４が必要であり、第６図に示す例では２個のウォッ
チドッグタイマ４ｊ＋４２とノアゲート６が必要である
。

これらの、暴走検出用の付加回路を省略するため、特開
昭６２−９１９６６号公報に開示の複写機の制御装置で
は、マスタＣＰＵからスレーブＣＰＵにある指令信号を
送信し、スレーブｃＰＵがこの信号に対する応答信号を
返送し、マスタＣＰＵが、この応答信号があることをも
ってスレーブＣＰＵが正常動作であると判定し、指令信
号に対する応答信号がないとスレーブＣＰＵが異常であ
ると判定する。

特開昭６３−２５３９６４号公報に開示の複写制御装置
４− では、マスタＣＰＵとスレーブＣＰＵの一方が他方の通
信回数をカウントし、カウント値は所定タイミングでリ
セットし、カウント値が設定値を越えると該他方が異常
であると判定する。

〔発明が解決しようとする課題〕

第５図および第６図に示す前述の従来例では、判定回路
５を付加するとか、ＣＰＵＩ、２のそれぞれに１個のウ
ォッチドッグタイマ４１＋４２を接続するとか、回路素
子数が増加する。

前記特開昭６２−９１９６６号公報に開示のコンピュー
タ回路では、これらの回路素子が省略となるが、マスタ
ＣＰＵの暴走は検知できない。これを行なおうとすれば
、スレーブＣＰＵもマスタＣＰＵにある指令信号を送信
し、マスクＣＰＵがこの信号に対する応答信号を返送し
、スレーブＣＰＵが、この応答信号があることをもって
マスタＣＰＵが正常動作であると判定し、指令信号に対
する応答信号がないとマスタＣＰＵが異常であると判定
するようにすればよいが、マスタＣＰＵおよびスレーブ
ｃｐｕ共に、相手方の暴走監視のための動作が複雑にな
る。しかも、両者が共に暴走した場合には、暴走保護が
不能となる。

前記特開昭６３−２５３９６４号公報に開示のコンピュ
タ回路でも、前記特開昭６：７−９１．９６６号公報に
開示のものと同様な問題が考えられる。

本発明は比較的に簡単な回路要素の伺加とＣＰＵの監視
動作により、マスタＣＰＵおよびスレーブＣＰＵの一方
および両方の暴走の検知および暴走保護を行なうことを
目的とする。

〔課題を解決するための手段〕

本発明のマイクロコンピュータ回路は、時限開始より所
定時限Ｔ内に再スタート信号（タイマリセット信号）を
受けると時限動作を新たに開始し再スタート信号を受け
ないと該所定時限Ｔでタイムオーバし、タイムオーバし
たとき後記第１および第２マイクロコンピュータ（１、
２）にリセット信号（コンピュータリセット信号）を与
えるウォッチドッグタイマ（４）；定常動作中に後記第
１マイクロコンピュータ（１）に前記所定時限Ｔ以内の
時間間隔で再スタート指示信号を与え、前記リセット信
号に応答して自身をリセットする第２マイクロコンピュ
ータ（２）；および、定常動作中に前記再スタート指示
信号に応答して前記ウォッチドッグタイマ（４）に前記
再スタート信号を与え、前記リセット信号に応答して自
身をリセットする第１マイクロコンピュータ（１）；を
備える。

なお、カッコ内の記号は、図面に示し後述する実施例の
対応要素を示す。

〔作用〕

第１マイクロコンピュータ（１）および第２マイクロコ
ンピュータ（２）共に正常動作中には、第２マイクロコ
ンピュータ（２）が、第１マイクロコンピュータ（１）
に、所定時限Ｔ以内の時間間隔で再スタート指示信号を
与え、第１マイクロコンピユタ（１）が、この再スター
ト指示信号に応答してウォッチドッグタイマ（４）に再
スタート信号を与えるので、ウォッチドッグタイマ（４
）はタイムオバせずリセット信号を第１および第２マイ
クロコンピュータ（１，２）に与えることはない。

仮に第２マイクロコンピュータ（２）が暴走しこ− れにより再スタート指示信号が第１マイクロコンピュー
タ（１）に与えられなくなると、第１マイクロコンピュ
ータ（１）がリセット信号をウォッチドッグタイマ（４
）に与えず、これによりウォッチドッグタイマ（４）が
タイムオーバしてリセット信号を発生する。このリセッ
ト信号が第１および第２マイクロコンピュータ（１）、
（２）に与えられてそれらのコンピュータはリセットを
行なう。

仮に第１マイクロコンピュータ（１）が暴走すると、第
２マイクロコンピュータ（２）が再スタート指示信号を
与えても第１マイクロコンピュータ（１）がリセット信
号をウォッチドッグタイマ（４）に与えず、これにより
ウォッチドッグタイマ（４）がタイムオーバしてリセッ
ト信号を発生する。このリセット信号が第１および第２
マイクロコンピュータ（１）、（２）に与えられてそれ
らのコンピュータはリセットを行なう。

第１および第２のマイクロコンピュータ（１，２）の両
者が暴走したときには、第２マイクロコンピュータ（２
）が再スタート指示信号を発せず、しかも８− 第１マイクロコンピュータ（１）がリセット信号を発し
ないので、ウォッチドッグタイマ（４）がタイムオーバ
してリセット信号を発生する。このリセット信号が第１
および第２マイクロコンピュータ（１）、（２）に与え
られてそれらのコンピュータはリセットを行なう。

このように本発明によれば、１個のウォッチドッグタイ
マと、第１および第２マイクロコンピュータの比較的に
簡単な監視動作により、第１および第２マイクロコンピ
ュータのそれぞれの暴走および両者同時の暴走のいずれ
も検知され、この暴走に対応して第１および第２マイク
ロコンピュータが共にリセットされる。

本発明の他の目的および特徴は、図面を参照した以下の
実施例の説明より明らかになろう。

〔実施例〕

第１図に本発明の一実施例を示す。この実施例は複写機
の制御回路であり、マスタｃｐｕｉは、操作パネルを通
じたマン／マシンインターフェイスや複写モードの管理
、複写シーケンスの設定等、複写機のシステムコントロ
ールを行なうものであり、スレーブＣＰＵ２は、マスタ
ＣＰＵＩから指示されたシーケンスの実行、複写プロセ
スの制御といった、いわゆるメカニズムコン１−ロール
を実行するものである。

マスタＣＰＵ］とスレーブＣＰＵ２は、通信手段として
デュアルポートＲＡＭ３を介して接続されている。マス
タＣＰＵＩがスレーブＣＰ　Ｕ　２にデータ又は信号を
与えるときには、それをＲＡＭ３に書込み、スレーブＣ
ＰＵ２がＲＡＭ３よりそれを読み取る。スレーブＣＰ　
ｔＪ　２がマスタＣＰＵ】にデータ又は信号を与えると
きにはそれをＲＡ、　Ｍ　３に書込み、マスタＣＰ　Ｕ
　］がそれを読み取る。

マスタＣＰ　Ｕ　１にはウオッチドックタイマ４が接続
され、ＣＰＵＩは、出力ポートを介してウォッチドッグ
タイマ４にタイマリセット信号を出力する。

ウォッチドッグタイマ４のコンピュータリセット信号は
、マスクＣＰＵ１．、スレーブＣＰＵ２共にリセット入
力端尺）二に接続されており、ウォッチドッグタイマ４
がタイムオーバすると、コンピュータリセット信号がマ
スタＣＰＵＩおよびスレブＣＰＵ２に加わり、リセット
がかかる。

ウォッチドッグタイマ４は、第２図に示すように、タイ
マリセット信号Ｔｍの間隔が所定時限Ｔを越えると、す
なわち再スタート（リセット）されずにタイムオーバす
ると、所定パルス幅のコンピュータリセット信号（低レ
ベル（４）を出力する。

マスタＣＰＵＩは、それ自身およびスＩノーブＣＰＴＪ
２が共に正常動作中には、該所定時限Ｔより短い間隔で
タイマリセット信号の出力処理を実行するので、ウォッ
チドッグタイマ４は、タイムオーバする前にリセット（
再スター１−）シ、コンピュータリセット信号を発生す
ることはない。

マスタＣＰＵＩおよび又はスレーブＣＰ　Ｕ　２の暴走
によってタイマリセット信号を出力するプログラムが実
行されなくなると、タイマリセット信号が発生しなくな
り、ウォッチドッグタイマ４がタイムオーバしてコンピ
ュータリセット信号を出１ 力し、マスタＣＰＵＩおよびスレーブＣＰＵ２をリセッ
トする。

スレーブＣＰＵ２は、この実施例では、ウォッチドッグ
タイマ４の時限値下よりも短い定周期Ｔｓで暴走監視の
ための所定の信号をデュアルボ１−ＲＡＭ３に書込み、
マスタＣＰＵＩは監視プログラムに従ってこの所定の信
号の有無を監視し、該所定の信号があるときにはウォッ
チドッグタイマ４にリセット信号を与え、無いときには
与えない。すなわち、マスタＣＰＵＩは所定のタイミン
グでデュアルポートＲＡＭ３の、該所定の信号を書込む
アドレスを読んで該所定の信号の有無をチエツクしてそ
れが所定時間以上速断えたらスレーブＣＰＵ２が暴走し
たと判定する。

スレーブＣＰＵ２の暴走を判定したら、マスタＣＰＵＩ
は、暴走を停止すべくコンビュータリセントをかける。

このためにはウォッチドッグタイマ４をタイムオーバさ
せればよい。そこでマスタＣＰＵＩは、タイマリセント
信号の出力を停止する。この実施例では、ＣＰＵＩはこ
のとき停止１２ （ｎＡ＋、Ｔ）処理を実行して、マスタＣＰＵＩの制動
動作を停止し、制御再開のための制御情報をメモリに格
納し、コンピュータリセット後の制御再開に備える。

第３ａ図に、マスクＣＰ　Ｕ　］の制御動作の概要を示
す。マスタＣＰＵＩは、電源オンリセットにより起動さ
れて（ステップ１；以下カッコ内ではステップという語
を省略）、出カポ−１−に待機時に出力すべき信号を設
定し内部レジスタ、タイマ。

フラグ等を待機時のものに定める（３）。なお、ウォッ
チドッグタイマ４も電源オリセットによりスタートする
。マスタＣＰＵ　］は、ＲＡＭ３の、暴走監視用のアド
レスＴＭＭのデータを読んで（４）、それがタイマリセ
ットを指示するもの（タイマリセット指示信号）である
かをチエツクしく５）、ＴＭＭがタイマリセラ１−指示
信号になるのを待つ（４，５）。ＴＭＭがタイマリセッ
ト指示信号になると計時を開始しく６）、ウォッチドッ
グタイマ４にタイマリセット信号を出力しく７）、ＴＭ
Ｍのタイマリセット指示信号を消去する（８）。そして
、ＴＭＭがタイマリセット指示信号になるのを待つ（９
，１０）。タイマリセット指示信号になると、マスタＣ
ＰＵＩは、時間カウント値Ｔｍを監視周期レジスタＴｍ
に書込み（１１）、該時間カウント値Ｔｍの時限を定め
た内部タイマＴｍをスター１−シて（１２）、ウォッチ
ドッグタイマ４にリセット信号を与えかつＴＭＭのタイ
マリセット指示信号を消去しく１３）、内部タイマ割込
を許可する（１４）。そして複写制御メインプログラム
を実行する（１５）。

上述の時間カウント値（監視周期レジスタＴｍの内容）
Ｔｎｌは、Ｔｓの検出値であり、スレーブＣＰＵ　２が
正常動作中であれば、それがリセット指示信号をＲＡＭ
３に書込む周期Ｔｓと実質上等しい値である。このよう
に周期Ｔｓの検出を終了するまで（４〜１１）に、Ｔが
経過する（すなわちスレーブＣＰＵ２が電源オンリセッ
トから定周期Ｔｓでリセット指示信号を発生していない
）と、ウォッチドッグタイマ４がタイムオーバして、Ｃ
ＰＵＩおよびＣＰＵ２にリセットがかかり、ＣＰＵＩは
初期化（３）に戻り、ＣＰＵ２も初期化（第４ａ図の３
２）に戻り、ＣＰＵＩは再度周期ｌ″Ｓの検出を行なう
。

ＣＰＵＩの暴走によりタイマ４にリセット信号が与えら
れない場合も同様である。

なお、この実施例では上述のようにＣＰＵＩが周期Ｔ”
ｓを検出しているが、この周期検出を省略して、スレー
ブＣＰＵ２がＲＡＭ３にタイマリセット指示信号を書込
んだときに、ＣＰＵＩは内部タイマＴｓをスタートして
タイマ割込を許可し、かつウォッチドッグタイマ４にリ
セット信号を与えるようにしてもよい。すなわち第３ａ
図のステップ６〜１１を省略し、内部タイマ時限（ステ
ップＪ２のＴｍ）をＴｓに定めてもよい。

再度第３ａ図を参照して実施例の説明に戻ると、マスタ
ＣＰＵＩは、内部タイマＴｍをスタートしく１３）、内
部タイマ割込を許可しく１４）、複写制御（１５）に進
むが、その後内部タイマＴＦがタイムオバすると、第３
ｂ図に示す「タイマ割込処理」（２０）を実行する。す
なわち、まず次の時限Ｔｍを計時するため内部タイマＴ
ｍを再スタートしく２１）、読取回数Ｎをクリアしく２
２）、そしてデュアルポ＝１５ １−ＲＡＭ３のＴＭＭのデータを読んで（２３）、それ
がタイマリセット指示信号であるかをチエツクする（２
４）。タイマリセット指示信号であると、ウォッチドッ
グタイマ４にタイマリセット信号を与え（２５）、ＲＡ
Ｍ３のＴＭＭのタイマリセラ１へ指示信号を消去して（
２６）、メインルーチン（第３ａ図の１５）に戻る。デ
ュアルポートＲＡＭ３のＴＭＭのブタを読んで（２３）
、それがタイマリセット指示信号であるかをチエツクし
たとき（２４）、タイマリセット指示信号が無かったら
、この実施例では、読取回数Ｎを１インクレメントしく
２７）、読取回数Ｎが２になったかをチエツクして、２
になっていないともう１度’ＲＡＭ３のＴＭＭのデータ
を読んで。

それがタイマリセット指示信号であるかをチエツクする
（２３．２４）。ここでもタイマリセット指示信号が無
かったら、Ｎを１インクレメントしく２７）、ここでＮ
が２になるので、ステップ２８でこれを検知して、全割
込を禁止しく２９）、マスクＣＰＵＩの複写制御プログ
ラム再開のための情報をＲＡＭに書込み（３０）、複写
停止処理をして停止情報６ （ＨＡＬＴ）を設定する（３１）。

すなわち、この実施例では、第１回のＴＭＭデタの読取
りでそれがタイマリセット信号でなく、そこでもう１回
ＴＭＭデータの読取をして、それでもタイマリセット信
号がないと、ＣＰＵＩは停止（Ｈｐ、　ｒ−Ｔ　）処理
を実行し、ウォッチドッグタイマ４にはリセット信号を
与えない。

したがってこの状態でＴ−Ｔｍの時間が過ぎるとウォッ
チドッグタイマ４がタイムオーバして、コンピュータリ
セット信号を発生し、これによりマスタＣＰＵＩおよび
スレーブＣＰＵ２の両者にリセッ１〜がかかる。マスタ
ＣＰＵＩに電源が与えられており停止情報（ＨＡＩ、Ｔ
）があるのでマスクＣＩ）　Ｕ　１はこのリセットでは
、プログラム再開情報を読出して、これに基づいて複写
制御を再開する。スレーブＣＰＵ２は、初期化を実行し
、その後はマスタＣＰＵＩからの指令に基づいてプロセ
ス制御を実行する。

第４ａ図に、スレーブＣＰＵＩの制御動作の概要を示す
。スレーブＣＰＵ２は、電源オンリセットにより起動さ
れて（３１）、出力ボートに待機時に出力すべき信号を
設定し内部レジスタ、タイマ、フラグ等を待機時のもの
に定め、ウォッチドッグタイマ４の時限Ｔよりも短い時
限Ｔｓの内部タイマＴｇをスタートする（２２）。そし
て割込を許可しく３３）、コピープロセス制御（３４）
に進む。その後内部タイマＴｓがタイムオーバすると、
第４ｂ図に示す「タイマ割込処理Ｊ　（４０）を実行す
る。すなわち、まず次の時限Ｔｓを計時するため内部タ
イマＴｓを再スタートしく４１）、そしてデュアルポー
１〜ＲＡＭ　３のＴＭＭにタイマリセット信号を書込み
（４２）、メインルーチン（第４ａ図の３４）に戻る。

ウォッチドッグタイマ４がタイムオーバしてコンピュー
タリセット信号を発生しこれによりスレーブＣＰＵ２に
リセットがかかると、スレーブＣＰＵ２は、初期化（３
２）を実行する。すなわち電源オンリセットのときと同
様に、プログラムの最初に戻って、その実行を再開する
。

なお、上記実施例では、スレーブＣＰＵ２は定周期Ｔｓ
で、マスタＣＰＵＩにタイマリセラ１−指示信号を送信
するためにそれをＲＡＭ３のＴＭＭに書込むが、スレー
ブＣＰＵ２は、タイマ４の時限Ｔより短い不定間隔（最
大値がＴ＋）でタイマリセット指示信号をＲＡＭ３のＴ
ＭＭに書込み、マスタｃｐｕｉは、ウォッチドッグタイ
マ４にタイマリセット信号を送出してからＴ１より長く
Ｔより短い一定時間Ｔ２後に、すなわち定周期Ｔ２で、
ＴＭＭのデータを読んでそれがタイマリセラ１〜信号で
あるとウォッチドッグタイマ４にタイマリセット信号を
送出するようにしてもよい。

〔発明の効果〕

以上の通り本発明によれば、１個のウォッチドッグタイ
マ（４）と、第１および第２のマイクロコンピュータ（
１，，２）の比較的に簡単な暴走検出／保護処理により
、第１および第２のマイクロコンピュタの一方が暴走し
た場合、ならびに、両者が同時に暴走した場合、自動的
にそれらのコンピュータにリセットが作用する。回路素
子数が比較的に低減し、かつ暴走保護の信頼性が高くな
る。

【図面の簡単な説明】

１９− ０ 第１図は、本発明の一実施例の構成を示すブロック図で
ある。 第２図は、第１図に示すウォッチドッグタイマ４に与え
られるリセット信号とウォッチドッグタイマ４が発生す
るコンピュータリセット信号の関係を示すタイムチャー
トである。 第３ａ図および第３ｂ図は、第１図に示すマスタマイク
ロコンピュータ１の制御動作を示すフローチャートであ
る。 第４ａ図および第４ｂ図は、第１図に示すスレブマイク
ロコンピュータ２の制御動作を示すフローチャートであ
る。 第５図および第６図は、従来のマイクロコンピュタ回路
の構成概要を示すブロック図である。 １：マスタマイクロコンピュータ（第１マイクロコンピ
ュータ）２ニスレープマイクロコンピュータ（第２マイ
クロコンピュータ）３：デュアルポー）−ＲＡＭ ４：ウォッチドッグタイマ（ウォッチドッグタイマ）５
：判定回路　　　　　　　　　　　６：ノアゲート特開
平 ３ ２４４０４５　（９） 第４ ａ図 第４ ｂ図

Claims (1)

1. 【特許請求の範囲】 時限開始より所定時限Ｔ内に再スタート信号を受けると
   時限動作を新たに開始し再スタート信号を受けないと該
   所定時限Ｔでタイムオーバし、タイムオーバしたとき後
   記第１および第２マイクロコンピュータにリセット信号
   を与えるウォッチドッグタイマ； 定常動作中に後記第１マイクロコンピュータに前記所定
   時限Ｔ以内の時間間隔で再スタート指示信号を与え、前
   記リセット信号に応答して自身をリセットする第２マイ
   クロコンピュータ；および、定常動作中に前記再スター
   ト指示信号に応答して前記ウォッチドッグタイマに前記
   再スタート信号を与え、前記リセット信号に応答して自
   身をリセットする第１マイクロコンピュータ； を備えるマイクロコンピュータ回路。